JPS62295138A - アドレス生成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［発明の目的］ （産業上の利用分野） 本発明はメモリに対して３つのアドレスを指定し、メモ
リの第１のアドレスに格納されたデータと第２のアドレ
スに格納されたデータとの間の演算結果を第３のアドレ
スに格納して、例えばベクトル等の長いデータを処理す
る３アドレス方式す計算機におけるアドレス生成方式に
関する。

（従来の技術） ベクトルデータ等の長いデータを処理する場合には、例
えば第６図に示すようにメモリ１の第１のアドレスＡに
格納されたデータと第２のアドレスＢに格納されたデー
タとを演算器２に読出し、これらのデータの間で所定の
演算を行わせた演算結果を上記メモリｌの第３のアドレ
スＣに直接格納する処理が行われる。

このような演算処理形態は３アドレス指定方式と称され
、例えば第７図に示すようなフォーマットの命令を用い
て上記メモリｌに対する３つのアドレスを直接的に指定
することによって行われる。

即ち、この命令は、演算の種類を指定するコードが与え
られるＯＰ（演算）フィールド、メモリ１に対する３つ
のアドレスをそれぞれ指定するデータが与えられる３つ
のアドレスフィールドを備えて構成される。

３アドレス方式の計算機は、このような命令を受けてＡ
フィールドおよびＢフィールドのアドレスデータで示さ
れるメモリ１のアドレスに格納されたデータを読出し、
それらのデータ間で上記ＯＰフィールドで示される演算
を実行し、その演算結果をＣフィールドのアドレスデー
タで示され゛る前記メモリ１のアドレスに格納して、そ
の命令を実行することになる。

またこのようなフォーマットの命令に代えて、３つのア
ドレスレジスタを設け、これらの各レジスタに上述した
３つのアドレスデータをそれぞれ格納して、その演算を
実行する方式もある。

ところが、この３アドレス方式による計算機において１
つの演算を実行する場合、それに必要な命令語を取出す
には何回もメモリリードしなければならないと云う不具
合がある。

即ち、１回のメモリアクセスのビット幅（１語）が３２
ビツトの計算機において、そのメモリ１に準備されたア
ドレス空間が２の２４乗（２２４）である場合、前述し
た命令における３つのアドレスフィールドのビット幅を
それぞれ２４ビットとすることが必要となる。ここで演
算の形式を指定するＯＰフィールドが８ビツトで与えら
れるとしても、その命令語のビット長は７２ビツトにも
達する。

これ故、この命令語を上述したメモリアクセスのビット
幅が３２ビツトの計算機で取出す為には、少なくとも３
回のメモリリードが必要となる。

ちなみに前述した３つのアドレスレジスタを用いる場合
であっても、これらの各レジスタにそれぞれアドレスデ
ータをセットするには３回の命令が必要となり、やはり
３回以上のメモリリードが必要となる。

このようなメモリリードに要する時間は、例えばベクト
ル演算のようにその演算の実行に長い時間を要する場合
にはさほど問題とならないが、スカラ演算のように演算
実行時間が短い場合には、演算処理効率の点で大きな問
題となる。

例えば１回のメモリリードに要する時間をｔとすると、
上記命令語の読出しに３ｔの時間を必要とする。ここで
ベクトル演算に要する時間が１００ｔ、スカラ演算に要
する時間がｔであるとする。この場合、上記ベクトル演
算を実行する所要時間中の実際に演算に用いられた時間
の割合いが（１００／１０３　’）　、つまり約９７％
であるのに対し、スカラ演算にあっては（１／４　）　
、つまり２５％にしか過ぎない。つまりスカラ演算の如
き簡単な演算にあっては、その殆んど時間をメモリリー
ドに費やすことになり、甚だ処理効率が悪い。

（発明が解決しようとする問題点） このように３アドレス方式にあっては、実行時間の短い
演算が多い場合には計算機の性能を低下させてしまう。

これ故、３アドレス方式を汎用の計算機に適用する上で
大きな問題となっている。

特に専用の３アドレス方式の計算機にあっても、上述し
たベクトル演算とスカラ演算とを同じ演算器２で実行す
るような場合でも同様な問題がある。

本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、３アドレス方式の計算機におい
て必要な命令語を取出す為のメモリリードの回数を減少
させ、その実質的な演算処理効率の向上を図ることので
きるアドレス生成方式を提供することにある。

［発明の構成］ （問題点を解決する為の手段） 本発明はメモリに対して３つのアドレスを指定して所定
の演算を実行させる３アドレス方式の３１算機において
、 演算フィールドと３つのアドレスフィールドを持つ命令
を入力し、上記演算フィールドのデータにより陽または
陰に指定されるレジスタに格納されたアドレスデータと
、上記３つのアドレスフィールドにそれぞれ格納された
相対アドレスデータとの加算値を求め、これらの加算値
を前記メモリに対して指定する３つのアドレスとして生
成するようにしたものである。

つまり命令語の３つのフィールドに、上記レジスタによ
って指定されるアドレスからの、必要とする３つのアド
レスの相対アドレスをそれぞれ格納しておき、これらの
各相対アドレスを上記レジスタが示すアドレスに加算し
、３アドレス方式の演算に必要な３つのアドレスデータ
をそれぞれ求めるようにしたものである。

（作用） かくして本発明によれば、３アドレス方式の；演算に必
要な３つのアドレスを特定するデータが、レジスタによ
って示される成るアドレスからの相対アドレス（オフセ
ット）として与えられるので、メモリ空間が膨大であり
、そのアドレスを直接的に指定する為には長いビット長
のデータを必要とする場合であっても、これを短いビッ
ト長で表現することが可能となる。例えば前述した例で
は各相対アドレスのデータをそれぞれ８ビツトで表現す
ることが可能となり、命令語の長さを３２ビツトに抑え
ることが可能となる。

従ってこの場合には命令語を１回のメモリリードで取出
すことが可能となり、一般的には上述した従来のシステ
ムに比較してそのメモリリードの回数を少なくすること
が可能となる。

（実施例） 以下、図面を参照して本発明の実施例につき説明する。

第１図は本方式を適用して構成されるアドレス生成回路
の概略構成図であり、第２図はそこで用いられる命令語
のフォーマットを示す図である。

この実施例で示す３アドレス方式の計算機は、例えば３
２ビツトを１語（メモリアクセスのビット幅）として動
作し、２３２のメモリアドレス空間を１）えたものとな
っている。しかしてそこで用いら・１１ １゛ つのアドレスフィールドを備えた３２ビツトの命令語と
して構成される。

この命令語の１〜８ビツト目のＯＰフィールドにはその
演算の種別を示すデータが入れられ、９〜１６ビツト目
のアドレスフィールドＡにはメモリに対する第１のソー
スアドレスを指定するデータが入れられる。また１７〜
２４ビツト目のアドレスフィールドＢにはメモリに対す
る第２のソースアドレスを指定するデータが、そして２
５〜３２ビツト目のアドレスフィールドＣにはメモリに
対するディスティネーショシアドレスを指定するデータ
がそれぞれ入れられる。

しかしてこの命令語は、計算機の制御部によって取出さ
れ、第１図に示す命令レジスタ１１に保持される。計算
機は、この命令レジスタ１１に保持されｆこＯＰフィー
ルドのデータをデコードする等してその演算命令を認識
する。また図中１２はその演算命令によって陽または陰
に指定されるレジスタであり、その演算に応じたアドレ
スデータ（３２ビツト）を格納している。即ち、このレ
ジスタ１２は、演算命令によって固定的に指定されるも
のであっても良く、或いはその演算命令に応じて流動的
に指定されるものであっても良い。要は、命令レジスタ
１１にセットされた命令に対応してレジスタ１２衿〈定
められるものとなっている。

ここでレジスタ１２は、例えば第３図に示すようへこ２
３２のアドレス空間を持つメモリ１３の、指定された演
算命令の実行の基準となる基準アドレスを１〜２４ビツ
ト目の上位２４ビツトを用いて指示するアドレスデータ
を格納している。この場合、レジスタ１２に格納された
データの２５〜３２ビツト目のデータは０であって良い
。

これに対して、このレジスタ１２を指定する前記命令語
のアドレスフィールドＡ、Ｂ、Ｃには、上記レジスタ１
２に格納された　１〜２４ビツト目の上位２４ビツトの
データで指定されるメモリ１３の基準アドレスからの相
対アドレスを示すデータがそれぞれ格納されている。換
言すれば、命令語のアドレスフィールドＡ、Ｂ、Ｃには
、メモリ１３のアドレスをそれぞれ直接指定するアドレ
スデータではなく、上記基準アドレスからのずれ量を示
すアドレスオフセットとしての相対アドレスのデータが
、それぞれ８ビツトで表現されて格納されている。

しかして第１図に示すアドレス生成回路では、レジスタ
１２に格納された上位２４ビツトのアドレスデータに前
記命令レジスタ１１に格納されたアドレスフィールドＡ
の　８ビツトの相対アドレスデータを下位ビットデータ
として加算し、その加算データ　（３２ビツト）をメモ
リ１３に対する第１のソースアドレスデータＳＡＩとし
て生成している。

同様にしてアドレス生成回路は、上記上位２４ビツトの
データにアドレスフィールドＢの　８ビツトの相対アド
レスデータを下位ビットデータとして加算し、その加算
データ（３２ビツト）をメモリ１３に対する第２のソー
スアドレスデータＳＡ２とし、また上記上位２４ビツト
のデータにアドレスフィールドＣの８ビツトの相対アド
レスデータを下位ビットデータとして加算し、その加算
データ（３２ビツト）をメモリ１３に対するディスティ
ネーションアドレスデータＤＡとしている。

この結果、メモリ１３のアドレスＳＡ１．ＳＡ２がそれ
ぞれ指定され、そこに格納されたデータが演算器１４に
読出されて前記演算命令で示される演算が実行される。

そしてその演算結果がメモリ１３のアドレスＤＡに格納
されることになる。

このように本方式によれば、メモリ１３に対するアドレ
スのデータが、レジスタ１２に格納されたデータによっ
て示されるところの基準アドレスからの変位量、つまり
相対アドレスとして指定されるので、その命令語のビッ
ト長を短くすることができる。

なる。従って１つの演算を実行するに必要な命令語の取
出しの為のメモリリード量（回数）を減らし、多数のメ
モリリードを行う為に発生する計算機処理性能の低下を
防ぐことが可能となる。

故に、３アドレス方式による演算処理の適用範囲の拡大
を図ることが可能となり、また汎用計算機への適用も容
易となる。

ここで命令レジスタ１１は、計算機を制御する為の重要
な構成要素であり、必ず備えられているものである。そ
して新たに必要とするのはレジスタ１２であるが、計算
機に備えられている複数のレジスタの１つを利用すれば
良いものであるから、ハードウェアの量を増やすことな
く上述した方式による効率の良い演算の実行が可能とな
る。

尚、このような方式による演算を実行するに際しては、
例えば演算に用いるデータを基準アドレスをベースとし
て１か所に集め、そのデータの集団の先頭アドレスを上
記基準アドレスとしておく等の工夫を必要とする。しか
しその工夫はソフトタ集団としてメモリアドレスの割付
けを行うこと１こよって、上３己アドレスデータのセッ
トをプログラム単位内で１回だけ行えば十分となる。従
ってレジスタ１２へのアドレスデータのセットは、全体
的にみて処理性能の低下には殆んどつながらない。

ところでＣＵＢＩＥ（３，３，３）で宣言されるベクト
ルデータは、例えばフォートランでは第４図に示すよう
にメモリ上に割付けられる。故に、例えばＣＵＢＥ　（
１，２，Ｉ）　　　Ｉ−１，３で示されるベクトルデー
タの要素は、９アドレスの間隔で配列されることになる
。

このように配列されたベクトルデータに対する演算を行
う場合には、例えば第５図に示す如く構成されたアドレ
ス生成回路を用いるようにすれば良い。

このアドレス生成回路は、命令レジスタ１１にセットさ
れた各相対アドレスデータとレジスタ１２にセットされ
た基準アドレスデータとから、前述した第１および第２
のソースアドレスＳＡ１．ＳＡ２とディスティネーショ
ンアドレスＤＡをそれぞれ生成する演算部１５．１８．
１７を備えて構成される。

これらの演算部１５．１８．１７は、それぞれ前記レジ
スタ１２から与えられるデータを格納する第１のバッフ
ァレジスタ２１、前記命令語の相対アドレスデータがセ
ットされる第２のバッファレジスタ２２と、これらのバ
ッフ７レジスタ２１．２２にセットされたデータを加算
し、その加算データで上記第１のバッファレジスタ２１
のセットデータを更新する加算器２３によって構成され
る。

しかしてこのアドレス生成回路は、命令レジス′夕１１
にセットされた演算命令の実行開始が指定されたとき、
先ず前記レジスタ１２にセットされている基準アドレス
データを各演算部１５．１６．１７の第１のバッファレ
ジスタ２１にそれぞれ読出し、同時に命令レジスタ１１
の各アドレスフィールドにセットされている相対アドレ
スデータを各演算部１５゜１０、１７の第２のバッファ
レジスタ２２にそれぞれ読出している。

この状態で、先ず上記第１および第２のバッファレジス
タ２１．２２に格納されたデータの加算値を求め、これ
を第１のバッファレジスタ２１に格納している。この結
果、各演算部１５．１８．１７の多筒１のバッファレジ
スタ２１から、第１および第２のソースアドレスＳＡ１
．ＳＡ２とディスティネーションアドレスＤＡがそれぞ
れ出力される。

しかる後、次のタイミングでは、上記第１のバッファレ
ジスタ２１に格納された各アドレスデータおよび第２の
ソースアドレスＳＡ１．ＳＡ２とディスティネーション
アドレスＤＡとしてそれぞれ出力している。

以下、この処理を順次繰返して、次々と新しいソースア
ドレスＳＡＩ、ＳＡ２とディスティネーションアドレス
ＤＡとを生成するものとなっている。

このようにしてこのアドレス生成回路では、レジスタＩ
２にセットされた基準アドレスをベースとし、これに相
対アドレスデータを次々と加算し、その相対アドレスデ
ータで示されるステップ（アドレス間隔）でソースアド
レスＳＡＩ、ＳＡ２とディスティネーションアドレスＤ
Ａとを順次生成している。

従って前述した第４図に示すキューブ配列構造のデータ
を順次読出して、それらのデータ間のベクトル演算を行
うような場合、そのデータのアドレス間隔を示す相対ア
ドレスデータを前記命令語のアドレスフィールドにセッ
トしておくことによって、前述した配列構造のデータを
次々とアクセスすることが可能となる。

そしてこの場合にあっても、上記命令語を取出すメモリ
リードは１回で十分であり、先に説明した実施例と同様
な効果が奏せられる。

尚、本発明は上述した実施例に限定されるものではない
。ここでは３２ビツトをを１語とする計算機を例に説明
したが特に限定されるものではなく、また処理対象とす
るメモリアドレス空間の大きさも特に限定されない。要
は、３アドレス方式の計算機におけるアドレス生成方式
として幅広く適用することができ、汎用計算機に対して
も適用可能である。その他、本発明はその要旨を逸脱し
ない範囲で種々変形して実施することができる。

［発明の効果〕 以上説明したように本発明によれば、レジスタにセット
された基準アドレスデータに対して、命令語のアドレス
フィールドにセットされた相対アドレスを加算してメモ
リに対するアドレスを生成するので、命令語のビット長
を短くすることができる。これ故、その命令語を取出す
為のメモリリードの回数を少なくすることが可能となり
、計算機の処理性能の低下を防ぐことが可能となる。

そしてスカラ演算やベクトル演算等を３アドレス方式に
より効率良く実行することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例方式を適用したアープ配列さ
れたベクトル演算データの構造を示す図、第５図は本発
明の他の実施例を示すアドレス生成回路の概略構成図、
第６図は３アドレス方式の演算処理を説明する為の図、
第７図は３アドレス方式で用いられる従来の命令語のフ
ォーマットの例を示す図である。 １１・・・命令レジスタ、１２・・・レジスタ、１３・
・・メモリ、１４−’・演算器、１５．１６．１７・・
・演算部、２１．２２・・・バッファレジスタ、２３・
・・加算器、Ａ、Ｂ、Ｃ・・・アドレスフィールド（相
対アドレス）、ＯＰ・・・演算フィールド。 出願人　工業技術院長　等々力　達 第４図（ＳＡＩ）　（ＳＡ２）（ＤＡ）第２図 第３図 第４図 第　５図 第６図 Ｍ７図

Claims (2)

【特許請求の範囲】
1. （１）メモリに対して３つのアドレスを指定し、上記メ
   モリの第１のアドレスに格納されたデータと第２のアド
   レスに格納されたデータとの間の演算結果を第３のアド
   レスに格納する３アドレス方式の計算機において、 演算フィールドと３つのアドレスフィールドを持つ命令
   は、指定されたレジスタに格納されたデータが示す前記
   メモリのアドレスに対する前記３つのアドレスの各相対
   アドレスデータを上記３つのアドレスフィールドにそれ
   ぞれ格納し、 各アドレスフィールドに格納された相対アドレスデータ
   と前記レジスタに格納されたデータとの加算値を前記メ
   モリに対して指定する３つのアドレスとして生成してな
   ることを特徴とするアドレス生成方式。
2. （２）レジスタは、演算フィールドに格納されるデータ
   によって陽または陰に指定されるものである特許請求の
   範囲第１項記載のアドレス生成方式。