JPS60214039A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60214039A JPS60214039A JP7059784A JP7059784A JPS60214039A JP S60214039 A JPS60214039 A JP S60214039A JP 7059784 A JP7059784 A JP 7059784A JP 7059784 A JP7059784 A JP 7059784A JP S60214039 A JPS60214039 A JP S60214039A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- data
- entry
- change
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、命令によシマイクロプログラムの変更を行な
うデータ処理装置に関する。
うデータ処理装置に関する。
一般に、制御記憶等に格納されたマイクロプログラムに
よ多制御されるデータ処理装置では、擬似障害の発生、
装置、構成の変更に対する対応等、種々の必要性によシ
該データ処理装置の動作中に自身の有するマイクロプロ
グラムのダイナミックな変更処理を必要とする場合があ
る。
よ多制御されるデータ処理装置では、擬似障害の発生、
装置、構成の変更に対する対応等、種々の必要性によシ
該データ処理装置の動作中に自身の有するマイクロプロ
グラムのダイナミックな変更処理を必要とする場合があ
る。
このような必要性に対して、一般にマイクロプログラム
の内容の変更を指示するためのマイクロプログラム変更
命令が設けられる。
の内容の変更を指示するためのマイクロプログラム変更
命令が設けられる。
従来、この種のデータ処理装置では、上記マイクロプロ
グラム変更命令は変更処理を必要とするマイクロプログ
ラムの制御記憶等における格納位置を示すマイクロアド
レスと、該マイクロプログラムの変更内容を示す変更デ
ータとを有し、ひとつのマイクロプログラム変更命令の
実行によシｌステップ又は１ブロツクのマイクロプログ
ラムの変更を可能としている。
グラム変更命令は変更処理を必要とするマイクロプログ
ラムの制御記憶等における格納位置を示すマイクロアド
レスと、該マイクロプログラムの変更内容を示す変更デ
ータとを有し、ひとつのマイクロプログラム変更命令の
実行によシｌステップ又は１ブロツクのマイクロプログ
ラムの変更を可能としている。
従って、マイクロプログラムの変更に際しては、このよ
うなマイクロプログラム変更命令を組合せて実行するこ
とによシ目的とするマイクロプログラムの変更処理を実
現していた。
うなマイクロプログラム変更命令を組合せて実行するこ
とによシ目的とするマイクロプログラムの変更処理を実
現していた。
しかるに上記従来例によれば、マイクロプログラムの散
在する個所の変更を必要とする場合、変更命令を多数記
憶する必要があシ、変更処理をきわめて複雑にするとい
う欠点があった。
在する個所の変更を必要とする場合、変更命令を多数記
憶する必要があシ、変更処理をきわめて複雑にするとい
う欠点があった。
本発明は、マイクロプログラム変更命令の効率を向上し
且つマイクロプログラムの変更を容易として、上記欠点
を除去したデータ処理装置を提供することを目的とする
。
且つマイクロプログラムの変更を容易として、上記欠点
を除去したデータ処理装置を提供することを目的とする
。
そのための本発明の構成は、制御記憶や主記憶等に格納
されたマイクロプログラムにより制御されるデータ処理
装置において、前記マイクロプログラムの変更を指示す
るマイクロプログラム変更命令と、前記マイクロプログ
ラム変更命令によシ参照され前記マイクロプログラムの
変更内容を格納するデータテーブルとを設け、該データ
テーブルの各々のエントリは、前記マイクロプログラム
の変更内容を示す変更データと該変更データの前記制御
記憶や主記憶等での格納位置を示すマイクロアドレスと
該エントリに続くエントリに変更データが継続している
か否かを示すチェインフラグとを有し、前記マイクロプ
ログラム変更命令が発行されるとき、該マイクロプログ
ラム変更命令によシ指定された前記データテーブルの各
々のエントリを読出す手段と、該手段によシ読出された
エントリによシ指定された前記変更データ及びマイクロ
アドレスによシ前記制御記憶や主記憶等に格納された前
記マイクロプログラムを変更する手段と、前記各々のエ
ントリを読出す手段によシ読出されたエントリの前記チ
ェインフラグを参照し、該チェインフラグが該エントリ
に続くエントリに変更データが継続していることを示す
場合前記各々のエントリを読出す手段を再び起動して次
のエントリの読出しを指示する手段とを有する構成とし
てなるものである。
されたマイクロプログラムにより制御されるデータ処理
装置において、前記マイクロプログラムの変更を指示す
るマイクロプログラム変更命令と、前記マイクロプログ
ラム変更命令によシ参照され前記マイクロプログラムの
変更内容を格納するデータテーブルとを設け、該データ
テーブルの各々のエントリは、前記マイクロプログラム
の変更内容を示す変更データと該変更データの前記制御
記憶や主記憶等での格納位置を示すマイクロアドレスと
該エントリに続くエントリに変更データが継続している
か否かを示すチェインフラグとを有し、前記マイクロプ
ログラム変更命令が発行されるとき、該マイクロプログ
ラム変更命令によシ指定された前記データテーブルの各
々のエントリを読出す手段と、該手段によシ読出された
エントリによシ指定された前記変更データ及びマイクロ
アドレスによシ前記制御記憶や主記憶等に格納された前
記マイクロプログラムを変更する手段と、前記各々のエ
ントリを読出す手段によシ読出されたエントリの前記チ
ェインフラグを参照し、該チェインフラグが該エントリ
に続くエントリに変更データが継続していることを示す
場合前記各々のエントリを読出す手段を再び起動して次
のエントリの読出しを指示する手段とを有する構成とし
てなるものである。
次に、その一実施例を図面と共に説明する。
第１図は本発明になるデータ処理装置の一実施例のブロ
ック図、第２図は上記装置のマイクロプログラム変更命
令、データテーブルの構成を示す図、第３図は上記装置
の要部を示すブロック図、第４図は上記装置の動作を示
すフローチャート図である。
ック図、第２図は上記装置のマイクロプログラム変更命
令、データテーブルの構成を示す図、第３図は上記装置
の要部を示すブロック図、第４図は上記装置の動作を示
すフローチャート図である。
図中、ａｌｏはデータ処理装置で、ａ２０は主記憶であ
る。主記憶ａ ２０は、プログラム及びデータを格納す
るメモリでアシ、装置ａ １０は主記憶ａ ２０に格納
されたプログラムを順次読出して実行する。
る。主記憶ａ ２０は、プログラム及びデータを格納す
るメモリでアシ、装置ａ １０は主記憶ａ ２０に格納
されたプログラムを順次読出して実行する。
ａ １１はマイクロプログラムを格納する制御記憶であ
ｐ、ａＬ２は主記憶ａ ２０に格納されたプログラムを
順次読出して該プログラムを実行する演算回路を示す。
ｐ、ａＬ２は主記憶ａ ２０に格納されたプログラムを
順次読出して該プログラムを実行する演算回路を示す。
演算回路ａ １２は制御記憶Ｂ １１に格納されたマイ
クロプログラムによシ制御される。
クロプログラムによシ制御される。
ａ １３は制御記憶更新回路を示し、マイクロプログラ
ム変更命令に呼応して制御記憶ａ １１に格納されたマ
イクロプログラムの内容を更新する機能を有する。
ム変更命令に呼応して制御記憶ａ １１に格納されたマ
イクロプログラムの内容を更新する機能を有する。
第２図中、ｂｌｏはマイクロプログラム変更命令で、命
令コードｂ１１、データテーブルアドレスｂ １２よシ
なる。データテーブルｂ ２０は、−又は複数のエント
リよシなｐ１各々のエントリはチェインフラグを含む制
御データｂ２１、マイクロアドレスｂ２２、変更データ
ｂ２３よシ構成される８バイトのデータが格納される。
令コードｂ１１、データテーブルアドレスｂ １２よシ
なる。データテーブルｂ ２０は、−又は複数のエント
リよシなｐ１各々のエントリはチェインフラグを含む制
御データｂ２１、マイクロアドレスｂ２２、変更データ
ｂ２３よシ構成される８バイトのデータが格納される。
データテーブルｂ ２０において、複数のエントリが存
在する場合は最後のエントリを除く他の全てのエントリ
の制御データｂ ２１のチェインフラグが「１」にセッ
トされる。尚本実施例ではデータテーブルｂ ２０は主
記憶ａ ２０に格納される。
在する場合は最後のエントリを除く他の全てのエントリ
の制御データｂ ２１のチェインフラグが「１」にセッ
トされる。尚本実施例ではデータテーブルｂ ２０は主
記憶ａ ２０に格納される。
第３図はデータ処理装置ａ １０の詳細を示し、第１図
と同一部分には同一符号を付す。同図中、制御記憶更新
回路ａ １３は、メモリアドレスレジスタａ１３−１．
データレジスタａ１３−２、ａ １３−３、ａ１３−４
を有し、メモリアドレスレジスタａ１３−１はデータテ
ーブルｂ ２０の各々のエントリを順次アクセスするた
め、各エントリの長さく８バイト）を加算するカウンタ
機能を有する。
と同一部分には同一符号を付す。同図中、制御記憶更新
回路ａ １３は、メモリアドレスレジスタａ１３−１．
データレジスタａ１３−２、ａ １３−３、ａ１３−４
を有し、メモリアドレスレジスタａ１３−１はデータテ
ーブルｂ ２０の各々のエントリを順次アクセスするた
め、各エントリの長さく８バイト）を加算するカウンタ
機能を有する。
矢にその動作に付き説明する。第４図中、ステップ１で
プログラムがスタートすると、ステップ２で、主記憶ａ
２０より信号線８４を介して演算回路ａ １２に命令
が読出される。演算回路ａ１２では、ステップ２で、上
記命令がマイクロプログラム変更命令であるか否かを判
別する。否の場合は、ステップｌＯで従来技術の命令実
行手順によシ該命令が実行され、ステップ１１でプログ
ラムは終了する。判別の結果、マイクロプログラム変更
命令である場合は、ステップ４で信号線Ｓ２−３（第３
図参照）を介して、演算回路ａ １２よシデータテーブ
ルアドレスｂ １２が制御記憶更新回路１３のメモリア
ドレスレジスタａ １３−１に格納される。
プログラムがスタートすると、ステップ２で、主記憶ａ
２０より信号線８４を介して演算回路ａ １２に命令
が読出される。演算回路ａ１２では、ステップ２で、上
記命令がマイクロプログラム変更命令であるか否かを判
別する。否の場合は、ステップｌＯで従来技術の命令実
行手順によシ該命令が実行され、ステップ１１でプログ
ラムは終了する。判別の結果、マイクロプログラム変更
命令である場合は、ステップ４で信号線Ｓ２−３（第３
図参照）を介して、演算回路ａ １２よシデータテーブ
ルアドレスｂ １２が制御記憶更新回路１３のメモリア
ドレスレジスタａ １３−１に格納される。
次に、ステップ５で、メモリアドレスレジスタａ１３−
１で示されるデータテーブルアドレスｂ １２が信号線
５２−１を介して演算回路ａ １２に与えられる。そし
てステップ６で、演算回路ａ１２は、そのデータテーブ
ルアドレスｂ １２によｐ主記憶ａ ２０からデータテ
ーブルｂ ２０の１エントリを読出し、該エントリの内
容を信号線５２−２を介してデータレジスタａ １３−
２、ａ １３−３、ａ１３−４にセットし格納させる。
１で示されるデータテーブルアドレスｂ １２が信号線
５２−１を介して演算回路ａ １２に与えられる。そし
てステップ６で、演算回路ａ１２は、そのデータテーブ
ルアドレスｂ １２によｐ主記憶ａ ２０からデータテ
ーブルｂ ２０の１エントリを読出し、該エントリの内
容を信号線５２−２を介してデータレジスタａ １３−
２、ａ １３−３、ａ１３−４にセットし格納させる。
データレジスタａ １３−２、ａ １３−３、ａ １３
−４は、夫々データテーブルｂ ２０の制御データｂ２
１、マイクロアドレスｂ２２、変更データｂ ２３に対
応している。
−４は、夫々データテーブルｂ ２０の制御データｂ２
１、マイクロアドレスｂ２２、変更データｂ ２３に対
応している。
従って、ステップ７で、データレジスタａ１３−３は信
号線５Ｌ−２を介して書込みアドレスとして、又データ
レジスタａ１３−４は信号線５ｌ−１を介して書込みデ
ータとして夫々制御記憶ａ ｌｉに更新情報を与え、そ
の内容を書換える。
号線５Ｌ−２を介して書込みアドレスとして、又データ
レジスタａ１３−４は信号線５ｌ−１を介して書込みデ
ータとして夫々制御記憶ａ ｌｉに更新情報を与え、そ
の内容を書換える。
ここで、ステップ８でデータレジスタａ １３−２に格
納された制御データｂ ２１のチェインフラグが参照さ
れる。チェインフラグが「０」の場合はプログラムはス
テップ１１で終了する。チェインフラグがｒｌＪの場合
は、ステップ９でメモリアドレスレジスタａ１３−１に
エントリの長さく８バイト）が加算され、次のエントリ
がアクセスされる。従って、プログラムはステップ５の
直前に戻り、同様の動作が繰返される。かくしてひとつ
のマイクロプログラム変更命令ｂ １０によシ効率良く
マイクロプログラムの変更を行ないうる。
納された制御データｂ ２１のチェインフラグが参照さ
れる。チェインフラグが「０」の場合はプログラムはス
テップ１１で終了する。チェインフラグがｒｌＪの場合
は、ステップ９でメモリアドレスレジスタａ１３−１に
エントリの長さく８バイト）が加算され、次のエントリ
がアクセスされる。従って、プログラムはステップ５の
直前に戻り、同様の動作が繰返される。かくしてひとつ
のマイクロプログラム変更命令ｂ １０によシ効率良く
マイクロプログラムの変更を行ないうる。
以上説明した如く、本発明になるデータ処理装置によれ
ば、制御記憶や主記憶等に格納されたマイクロプログラ
ムによシ制御されるデータ処理装置において、前記マイ
クロプログラムの変更を指示するマイクロプログラム変
更命令と、前記マイクロプログラム変更命令によシ参照
され前記マイクロプログラムの変更内容を格納するデー
タテーブルとを設け、該データテーブルの各々のエント
リは、前記マイクロプログラムの変更内容を示す変更デ
ータと該変更データの前記制御記憶や主記憶等での格納
位置を示すマイクロアドレスと該エントリに続くエント
リに変更データが継続しているか否かを示すチェインフ
ラグとを有し、前記マイクロプログラム変更命令が発行
されるとき、該マイクロプログラム変更命令によシ指定
された前記データチーグルの各々のエントリを読出す手
段と、該手段によシ読出されたエントリによシ指定され
た前記変更データ及びマイクロアドレスによシ前記制御
記憶や主記憶等に格納された前記マイクロプログラムを
変更する手段と、前記各々のエントリを読出す手段によ
シ読出さ扛たエントリの前記チェインフラグを参照し、
該チェインフラグが該エントリに続くエントリに変更デ
ータが継続していることを示す場合前記各々のエントリ
を読出す手段を再び起動して次のエントリの読出しを指
示する手段とを有する構成としてなるため、ひとつのマ
イクロプログラム変更命令によシマイクロプログラムの
変更をきわめて簡単に行なえ、効率の良いマイクロプロ
グラム変更命令を実行できるという利点がおる。
ば、制御記憶や主記憶等に格納されたマイクロプログラ
ムによシ制御されるデータ処理装置において、前記マイ
クロプログラムの変更を指示するマイクロプログラム変
更命令と、前記マイクロプログラム変更命令によシ参照
され前記マイクロプログラムの変更内容を格納するデー
タテーブルとを設け、該データテーブルの各々のエント
リは、前記マイクロプログラムの変更内容を示す変更デ
ータと該変更データの前記制御記憶や主記憶等での格納
位置を示すマイクロアドレスと該エントリに続くエント
リに変更データが継続しているか否かを示すチェインフ
ラグとを有し、前記マイクロプログラム変更命令が発行
されるとき、該マイクロプログラム変更命令によシ指定
された前記データチーグルの各々のエントリを読出す手
段と、該手段によシ読出されたエントリによシ指定され
た前記変更データ及びマイクロアドレスによシ前記制御
記憶や主記憶等に格納された前記マイクロプログラムを
変更する手段と、前記各々のエントリを読出す手段によ
シ読出さ扛たエントリの前記チェインフラグを参照し、
該チェインフラグが該エントリに続くエントリに変更デ
ータが継続していることを示す場合前記各々のエントリ
を読出す手段を再び起動して次のエントリの読出しを指
示する手段とを有する構成としてなるため、ひとつのマ
イクロプログラム変更命令によシマイクロプログラムの
変更をきわめて簡単に行なえ、効率の良いマイクロプロ
グラム変更命令を実行できるという利点がおる。
第１図は本発明になるデータ処理装置の一実施例のグロ
ック図、第２図は上記装置のマイクロプログラム変更命
令、データテーブルの構成を示す図、第３図は上記装置
の要部を示すブロック図、第４図は上記装置の動作を示
すフローチャート図である。 ａ １０・・・データ処理装置 ａ １１・・・制御記憶 ａ １２・・・演算回路 、
ａ １３・・・制御記憶更新回路 ａｌ、３−１・・・メモリアドレスレジスタａ１３−２
、 ａｌ３−３ 、 ａｌ３−４・・−データレジス
タａ ２０・・・主記憶 ｂ ｔｏ・・・マイクロプログラム変更命令ｂ １１・
・−命令コード ｂ １２・・・データテーブルアドレスｂ ２０・・・
データテーブル ｂ ２１・・・制御データ（チェインフラグ）ｂ ２２
・・・マイクロアドレス ｂ ２３・・・変更データ 出願人 日本電気株式会社 第１図 第２図 １０
ック図、第２図は上記装置のマイクロプログラム変更命
令、データテーブルの構成を示す図、第３図は上記装置
の要部を示すブロック図、第４図は上記装置の動作を示
すフローチャート図である。 ａ １０・・・データ処理装置 ａ １１・・・制御記憶 ａ １２・・・演算回路 、
ａ １３・・・制御記憶更新回路 ａｌ、３−１・・・メモリアドレスレジスタａ１３−２
、 ａｌ３−３ 、 ａｌ３−４・・−データレジス
タａ ２０・・・主記憶 ｂ ｔｏ・・・マイクロプログラム変更命令ｂ １１・
・−命令コード ｂ １２・・・データテーブルアドレスｂ ２０・・・
データテーブル ｂ ２１・・・制御データ（チェインフラグ）ｂ ２２
・・・マイクロアドレス ｂ ２３・・・変更データ 出願人 日本電気株式会社 第１図 第２図 １０
Claims (1)
- 制御記憶や主記憶等に格納されたマイクロプログラムに
よ多制御されるデータ処理装置において、前記マイクロ
プログラムの変更を指示するマイクロプログラム変更命
令と、前記マイクロプログラム変更命令によシ参照され
前記マイクロプログラムの変更内容を格納するデータテ
ーブルトラ設ケ、該データテーブルの各々のエントリは
、前記マイクロプログラムの変更内容を示す変更データ
と該変更データの前記制御記憶や主記憶等での格納位置
を示すマイクロアドレスと該エントリに続くエントリに
変更データが継続しているか否かを示すチェインフラグ
とを有し、前記マイクロプログラム変更命令が発行され
たとき、該マイクロプログラム変更命令によシ指定され
た前記データテーブルの各々のエントリを読出す手段と
、該手段により読出されたエントリにより指定された前
記変更データ及びマイクロアドレスによシ前記制御記憶
や主記憶等に格納された前記マイクロプログラムを変更
する手段と、前記各々のエントリを読出す手段によシ読
出されたエントリの前記チェインフラグを参照し、該チ
ェインフラグが該エントリに続くエントリに変更データ
が継続していることを示す場合前記各々のエントリを読
出す手段を再び起動して次のエントリの読出しを指示す
る手段とを有する構成としてなることを特徴とするデー
タ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7059784A JPS60214039A (ja) | 1984-04-09 | 1984-04-09 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7059784A JPS60214039A (ja) | 1984-04-09 | 1984-04-09 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214039A true JPS60214039A (ja) | 1985-10-26 |
Family
ID=13436130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7059784A Pending JPS60214039A (ja) | 1984-04-09 | 1984-04-09 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214039A (ja) |
-
1984
- 1984-04-09 JP JP7059784A patent/JPS60214039A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10207717A (ja) | マイクロコンピュータ | |
| JPH03233630A (ja) | 情報処理装置 | |
| JPS62140137A (ja) | Ａｌｕを用いたデータ保持方法 | |
| JPS60214039A (ja) | デ−タ処理装置 | |
| JPS60214040A (ja) | デ−タ処理装置 | |
| JPS59218569A (ja) | マイクロ・コンピユ−タ | |
| JPH082727Y2 (ja) | プログラマブルシ−ケンサ | |
| JPS62120542A (ja) | 情報処理装置 | |
| US10817288B2 (en) | Combined instruction for addition and checking of terminals | |
| JPS62295138A (ja) | アドレス生成方式 | |
| JP2573391B2 (ja) | プログラマブルコントローラ | |
| JP2633382B2 (ja) | マルチレジスタファイルシステム | |
| JP2576589B2 (ja) | 仮想記憶アクセス制御方式 | |
| JPS63271567A (ja) | 非対称密結合マルチプロセツサシステム | |
| JPH0844570A (ja) | プログラム実行システム及び方法 | |
| JPH0447853B2 (ja) | ||
| JPS603656B2 (ja) | 計算機のメモリ拡張方式 | |
| JPH0827711B2 (ja) | マイクロプロセッサ | |
| JPS60262244A (ja) | デ−タ処理装置 | |
| JPS61839A (ja) | マイクロプログラム制御装置 | |
| JPS63271648A (ja) | 共通領域アドレス制御方式 | |
| JPS61272872A (ja) | ベクトル演算装置 | |
| JPH0264828A (ja) | アドレストレース回路 | |
| JPH01120628A (ja) | データ処理装置 | |
| JPH0531170B2 (ja) |