JPS61839A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS61839A JPS61839A JP12001384A JP12001384A JPS61839A JP S61839 A JPS61839 A JP S61839A JP 12001384 A JP12001384 A JP 12001384A JP 12001384 A JP12001384 A JP 12001384A JP S61839 A JPS61839 A JP S61839A
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- Japan
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- memory
- address
- instruction
- microinstructions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロプログラム制御装置に関するもので
あり、特に、マイクロプログラムを格納するメモリの容
量を低減したマイクロプログラム制御装置に関するもの
である。
あり、特に、マイクロプログラムを格納するメモリの容
量を低減したマイクロプログラム制御装置に関するもの
である。
（従来の技術）
第１図はマイクロプログラム制御装置における従来のマ
イクロ命令のフォーマットを示す。
イクロ命令のフォーマットを示す。
図において、１はオペランド部であり、この例では、オ
ペランド部１は、タイプと３個のＡペランドＡ．Ｂおよ
びＣを有している。また、２はネクストアトレス部であ
る。これらを形成するビット数は、例えば、オペランド
部のタイプと３個のオペランドＡ・、Ｂ、およびＣは、
それぞれ４ビツトで構成されており、またネクストアド
レス部２は１２ビツトで構成されている。
ペランド部１は、タイプと３個のＡペランドＡ．Ｂおよ
びＣを有している。また、２はネクストアトレス部であ
る。これらを形成するビット数は、例えば、オペランド
部のタイプと３個のオペランドＡ・、Ｂ、およびＣは、
それぞれ４ビツトで構成されており、またネクストアド
レス部２は１２ビツトで構成されている。
第２図は、このようなマイクロ命令のフォーマットを用
いた従来のマイクロプログラム制御装置のブロック図を
示す。３は第１図のフォーマットで構成されたマイクロ
命令を多数格納しているメモリである。このメモリ３と
しては、例えば４にワード、１６にワード等の大容量の
メモリが必要とされていた。また、このメモリとしては
一般にスタチックメモリ（高速メモリ）が使用されてい
る。
いた従来のマイクロプログラム制御装置のブロック図を
示す。３は第１図のフォーマットで構成されたマイクロ
命令を多数格納しているメモリである。このメモリ３と
しては、例えば４にワード、１６にワード等の大容量の
メモリが必要とされていた。また、このメモリとしては
一般にスタチックメモリ（高速メモリ）が使用されてい
る。
該メモリ３から読み出されたマイクロ命令は、ラッチ回
路４でラッチされ、オペランド部１の制御信号５はマイ
クロプログラム実行回路６に送られ、命令の実行が行な
われる。一方、ネクストアドレス部２はラッチ回路４か
らメモリ３へ送られ、該ネクストアドレス部２によって
次のマイクロ命令がメモリ３から読み出される。
路４でラッチされ、オペランド部１の制御信号５はマイ
クロプログラム実行回路６に送られ、命令の実行が行な
われる。一方、ネクストアドレス部２はラッチ回路４か
らメモリ３へ送られ、該ネクストアドレス部２によって
次のマイクロ命令がメモリ３から読み出される。
（発明が解決しようとづる問題点）
上記した従来の技術は、次のような問題点を有していた
。
。
すなわち、メモリ３には第１図のフォーマン１〜のマイ
クロ命令がそのまま格納されていたので、メモリ３とし
て大容量のものを必要とする問題があった。また、大容
量のスタチックメモリは高価なため、マイクロプログラ
ム制御装置が高価になるという問題もあった。
クロ命令がそのまま格納されていたので、メモリ３とし
て大容量のものを必要とする問題があった。また、大容
量のスタチックメモリは高価なため、マイクロプログラ
ム制御装置が高価になるという問題もあった。
本発明は、前述の問題点を解決するためになされたもの
である。
である。
（問題点を解決するための手段および作用）前記の問題
点を解決するために、本発明は、マイクロプログラムの
アドレスを格納するメモリ手段と、マイクロインストラ
クションテーブルを格納する手段と、前記メモリ手段か
ら読み出されたネクストアドレスを一時保持するアドレ
スレジスタと、前記インス１−ラクションテーブルをア
クセスするためのアドレスを一時保持するインストラク
ションアドレスレジスタと、前記インストラクションテ
ーブルから読み出されたマイクロ命令を実行する手段と
を具備し、前記メモリ手段に該メモリ手段のネクストア
ドレスと前記インストラクションテーブルをアクセスす
るためのアドレスを格納することにより、該メモリ手段
の容量を低減するようにした点に特徴がある。
点を解決するために、本発明は、マイクロプログラムの
アドレスを格納するメモリ手段と、マイクロインストラ
クションテーブルを格納する手段と、前記メモリ手段か
ら読み出されたネクストアドレスを一時保持するアドレ
スレジスタと、前記インス１−ラクションテーブルをア
クセスするためのアドレスを一時保持するインストラク
ションアドレスレジスタと、前記インストラクションテ
ーブルから読み出されたマイクロ命令を実行する手段と
を具備し、前記メモリ手段に該メモリ手段のネクストア
ドレスと前記インストラクションテーブルをアクセスす
るためのアドレスを格納することにより、該メモリ手段
の容量を低減するようにした点に特徴がある。
（実施例）
本発明の詳細な説明する前に、まず、第２図のメモリ３
から読み出されたオペランドがマイクロプログラム実行
回路６でどのような処理を受けるかについて、本発明と
関係する所を説明する。
から読み出されたオペランドがマイクロプログラム実行
回路６でどのような処理を受けるかについて、本発明と
関係する所を説明する。
前述のように、第１図のフォーマットを有するマイクロ
命令において、オペランド部１の“タイプ″が４ビツト
、オペランドＡ、ＢおよびＣがそれぞれ４ビツトである
とすると、これらはマイクロプログラム実行回路６中で
デコードされ、゛タイプ″は４ビツトの組合せによって
作られる１６通りのタイプに分解される。同様にオペラ
ンドＡ。
命令において、オペランド部１の“タイプ″が４ビツト
、オペランドＡ、ＢおよびＣがそれぞれ４ビツトである
とすると、これらはマイクロプログラム実行回路６中で
デコードされ、゛タイプ″は４ビツトの組合せによって
作られる１６通りのタイプに分解される。同様にオペラ
ンドＡ。
ＢおよびＣも、それぞれ、１６通りのマイクロ命令に分
解される。このようにして、合計６４通り（＝１６ｘ４
）のマイクロ命令が作られ、その中の必要なものを使っ
て計算機の制御が行なわれる。
解される。このようにして、合計６４通り（＝１６ｘ４
）のマイクロ命令が作られ、その中の必要なものを使っ
て計算機の制御が行なわれる。
しかしながら、一般にこれらの６４通りのマイクロ命令
が全部使われるものではなく、使用頻度の高いマイクロ
命令は限られている。
が全部使われるものではなく、使用頻度の高いマイクロ
命令は限られている。
以上は、１個のマイクロ命令についての説明であったが
、マイクロ命令の数が増加すると、マイクロプログラム
実行回路６でデコードされるマイクロ命令の数は相当な
数となり、これに伴って、使用されないマイクロ命令の
数も増大し、無駄が大きくなる。
、マイクロ命令の数が増加すると、マイクロプログラム
実行回路６でデコードされるマイクロ命令の数は相当な
数となり、これに伴って、使用されないマイクロ命令の
数も増大し、無駄が大きくなる。
本発明では、上記のデコードされたマイクロ命令の中の
使用されるもののみを後述するＲＯＭ等の安価なメモリ
（第３図の符号１１）に格納しておき、これをアドレス
で読み出すようにしている。
使用されるもののみを後述するＲＯＭ等の安価なメモリ
（第３図の符号１１）に格納しておき、これをアドレス
で読み出すようにしている。
次に、本発明を実施例によって説明する。第３図は本発
明の一実施例のブ［１ツク図を示す。
明の一実施例のブ［１ツク図を示す。
図において、１０はスタチックメモリで構成されたマイ
クロコードアクセス用アドレス格納メモリである。該メ
モリ１０には第１図のマイクロ命令のネクストアドレス
部２のみが格納されているわまた、１１はＲＯＭで構成
されたインストラクションテーブルメモリであり、該メ
モリには前述の無駄なマイクロ命令を除去した有効なマ
イクロ命令のみが格納されている。
クロコードアクセス用アドレス格納メモリである。該メ
モリ１０には第１図のマイクロ命令のネクストアドレス
部２のみが格納されているわまた、１１はＲＯＭで構成
されたインストラクションテーブルメモリであり、該メ
モリには前述の無駄なマイクロ命令を除去した有効なマ
イクロ命令のみが格納されている。
メモリ１０から読み出されたネクストアドレスは該メモ
リ１０をアクセスするためのアドレスと前記メモリ１１
をアクセスするためのアドレスとから形成され、前者の
アドレスは、アドレスレジスタ１２に一時′保持され、
メモリ１０の次のアドレスを指定する。また、後者のア
ドレスはインストラクションアドレスレジスタ１３に一
時保持される。
リ１０をアクセスするためのアドレスと前記メモリ１１
をアクセスするためのアドレスとから形成され、前者の
アドレスは、アドレスレジスタ１２に一時′保持され、
メモリ１０の次のアドレスを指定する。また、後者のア
ドレスはインストラクションアドレスレジスタ１３に一
時保持される。
前記メモリ１１に格納されているマイクロ命令は、前記
インストラクションアドレスレジスタ１３によってアク
セスされ、該メモリ１１から読み出されたマイクロ命令
は、ラッチ回路１４にラッチされる。その後、マイクロ
プログラム実行回路１５に送られる。マイクロプログラ
ム実行回路１５では、従来通りのマイクロ命令の実行を
行なう。実行された結果は、アドレスレジスタ１２に格
納される 次に、前記の第１図のフォーマットを有するマイクロ命
令を例にして、本実施例の効果を説明する。
インストラクションアドレスレジスタ１３によってアク
セスされ、該メモリ１１から読み出されたマイクロ命令
は、ラッチ回路１４にラッチされる。その後、マイクロ
プログラム実行回路１５に送られる。マイクロプログラ
ム実行回路１５では、従来通りのマイクロ命令の実行を
行なう。実行された結果は、アドレスレジスタ１２に格
納される 次に、前記の第１図のフォーマットを有するマイクロ命
令を例にして、本実施例の効果を説明する。
今、オペランド部１によって作られる６４通りのマイク
ロ命令が全部有効であるとすると、本実施例では、該６
４通りのマイクロ命令はメモリ１１に格納される。また
、この６４通りのマイクロ命令をアクセスするための７
ビツトのアドレスは、インストラクションアドレスレジ
スタ１３に保持される。
ロ命令が全部有効であるとすると、本実施例では、該６
４通りのマイクロ命令はメモリ１１に格納される。また
、この６４通りのマイクロ命令をアクセスするための７
ビツトのアドレスは、インストラクションアドレスレジ
スタ１３に保持される。
したがって、本実施例によれば、メモリ１０には、７ビ
ツトのマイクロ命令用のアドレスと、ネクストアドレス
１２ビツトとの計１９ピッ］・が格納される。これに対
して、従来の場合は、オペランドの１６ビツト（−４ビ
ツトＸ４）と、ネクストアドレスの１２ビツトとの計２
８ビットが必要であり、本実施例は従来方式に比べて、
１個のマイクロ命令当り、９ビツトのメモリ容量を節約
できる。なお、本実施例においては、メモリ１０のメモ
リ容量が削減できる代りに、メモリ１１が新たに設けら
れているが、メ°モリ１０は高速のスタチックメモリで
あり価格が高いのに対して、メモリ１１はＲＯＭ等の安
価なメモリを使うことができるので、総計では本実施例
の方が大幅に安くなる。
ツトのマイクロ命令用のアドレスと、ネクストアドレス
１２ビツトとの計１９ピッ］・が格納される。これに対
して、従来の場合は、オペランドの１６ビツト（−４ビ
ツトＸ４）と、ネクストアドレスの１２ビツトとの計２
８ビットが必要であり、本実施例は従来方式に比べて、
１個のマイクロ命令当り、９ビツトのメモリ容量を節約
できる。なお、本実施例においては、メモリ１０のメモ
リ容量が削減できる代りに、メモリ１１が新たに設けら
れているが、メ°モリ１０は高速のスタチックメモリで
あり価格が高いのに対して、メモリ１１はＲＯＭ等の安
価なメモリを使うことができるので、総計では本実施例
の方が大幅に安くなる。
上記の説明は、１個のマイクロ命令当りの説明であった
が、マイクロプログラム制御装置においては、多数のマ
イクロ命令（ｎ個とする）が用いられるのが普通である
。したがって、本実施例によれば、メモリ３の容量を９
×ｎ （ビット〉削減できることになり、メモリ３の価
格を大幅に安価にすることができる。
が、マイクロプログラム制御装置においては、多数のマ
イクロ命令（ｎ個とする）が用いられるのが普通である
。したがって、本実施例によれば、メモリ３の容量を９
×ｎ （ビット〉削減できることになり、メモリ３の価
格を大幅に安価にすることができる。
また、以」−の説明では、６４通りのマイクロ命令が全
部有効であるとしたが、この中には使用されないマイク
ロ命令も含まれているので、これを除くと、メモリ１１
中に格納されるマイクロ命令の数は少くなる。これに伴
い、メモリ１１中のマイクロ命令をアクセスするための
アドレスは減少し、したがって、メモリ１０中のアドレ
スに必要なごツ１〜数も減少する。
部有効であるとしたが、この中には使用されないマイク
ロ命令も含まれているので、これを除くと、メモリ１１
中に格納されるマイクロ命令の数は少くなる。これに伴
い、メモリ１１中のマイクロ命令をアクセスするための
アドレスは減少し、したがって、メモリ１０中のアドレ
スに必要なごツ１〜数も減少する。
（発明の効果）
以上の説明から明らかなように、本発明によれば、つぎ
のような効果が達成される。
のような効果が達成される。
（１）高価なスタチックメモリの容量を大幅に低減する
ことができる。
ことができる。
（２このため、装置の価格が安価になる。
第１図はマイクロ命令の一例を示すフォーマット、第２
図は従来装置のブロック図、第３図は本発明の一実施例
のブロック図を示す。 １０・・・マイクロコードアクセス用アドレス格納メモ
リ、１１・・・インストラクションテーブルメモリ、１
２・・・アドレスレジスタ、１３・・・インストラクシ
ョンアドレスレジスタ、１４・・・ラッチ回路、１５・
・・マイクロプログラム実行回路代即人弁理士 平木
通人 外１名・ 第 １ 図 第 ２ 図 第 ３ 図
図は従来装置のブロック図、第３図は本発明の一実施例
のブロック図を示す。 １０・・・マイクロコードアクセス用アドレス格納メモ
リ、１１・・・インストラクションテーブルメモリ、１
２・・・アドレスレジスタ、１３・・・インストラクシ
ョンアドレスレジスタ、１４・・・ラッチ回路、１５・
・・マイクロプログラム実行回路代即人弁理士 平木
通人 外１名・ 第 １ 図 第 ２ 図 第 ３ 図
Claims (2)
- （１）マイクロプログラムのアドレスを格納するメモリ
手段と、マイクロインストラクションテーブルを格納す
る手段と、前記メモリ手段から読み出されたネクストア
ドレスを一時保持するアドレスレジスタと、前記インス
トラクションテーブルをアクセスするためのアドレスを
一時保持するインストラクションアドレスレジスタと、
前記インストラクションテーブルから読み出されたマイ
クロ命令を実行する手段とを具備し、前記メモリ手段に
該メモリ手段のネクストアドレスと前記インストラクシ
ョンテーブルをアクセスするためのアドレスを格納する
ようにしたことを特徴とするマイクロプログラム制御装
置。 - （２）前記マイクロプログラムのアドレスを格納するメ
モリ手段がスタチックメモリで形成され、前記マイクロ
インストラクションテーブルを格納する手段が読み出し
専用メモリによって形成されていることを特徴とする前
記特許請求の範囲第１項記載のマイクロプログラム制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12001384A JPS61839A (ja) | 1984-06-13 | 1984-06-13 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12001384A JPS61839A (ja) | 1984-06-13 | 1984-06-13 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61839A true JPS61839A (ja) | 1986-01-06 |
Family
ID=14775737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12001384A Pending JPS61839A (ja) | 1984-06-13 | 1984-06-13 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4679246A (en) * | 1985-05-01 | 1987-07-07 | General Electric Company | One-shot tuning circuit |
-
1984
- 1984-06-13 JP JP12001384A patent/JPS61839A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4679246A (en) * | 1985-05-01 | 1987-07-07 | General Electric Company | One-shot tuning circuit |
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