JPS61839A - マイクロプログラム制御装置 - Google Patents

マイクロプログラム制御装置

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Publication number
JPS61839A
JPS61839A JP12001384A JP12001384A JPS61839A JP S61839 A JPS61839 A JP S61839A JP 12001384 A JP12001384 A JP 12001384A JP 12001384 A JP12001384 A JP 12001384A JP S61839 A JPS61839 A JP S61839A
Authority
JP
Japan
Prior art keywords
memory
address
instruction
microinstructions
stored
Prior art date
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Pending
Application number
JP12001384A
Other languages
English (en)
Inventor
Harunobu Kinoshita
木下 治信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Business Innovation Corp
Original Assignee
Fuji Xerox Co Ltd
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Filing date
Publication date
Application filed by Fuji Xerox Co Ltd filed Critical Fuji Xerox Co Ltd
Priority to JP12001384A priority Critical patent/JPS61839A/ja
Publication of JPS61839A publication Critical patent/JPS61839A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、マイクロプログラム制御装置に関するもので
あり、特に、マイクロプログラムを格納するメモリの容
量を低減したマイクロプログラム制御装置に関するもの
である。
(従来の技術) 第1図はマイクロプログラム制御装置における従来のマ
イクロ命令のフォーマットを示す。
図において、1はオペランド部であり、この例では、オ
ペランド部1は、タイプと3個のAペランドA.Bおよ
びCを有している。また、2はネクストアトレス部であ
る。これらを形成するビット数は、例えば、オペランド
部のタイプと3個のオペランドA・、B、およびCは、
それぞれ4ビツトで構成されており、またネクストアド
レス部2は12ビツトで構成されている。
第2図は、このようなマイクロ命令のフォーマットを用
いた従来のマイクロプログラム制御装置のブロック図を
示す。3は第1図のフォーマットで構成されたマイクロ
命令を多数格納しているメモリである。このメモリ3と
しては、例えば4にワード、16にワード等の大容量の
メモリが必要とされていた。また、このメモリとしては
一般にスタチックメモリ(高速メモリ)が使用されてい
る。
該メモリ3から読み出されたマイクロ命令は、ラッチ回
路4でラッチされ、オペランド部1の制御信号5はマイ
クロプログラム実行回路6に送られ、命令の実行が行な
われる。一方、ネクストアドレス部2はラッチ回路4か
らメモリ3へ送られ、該ネクストアドレス部2によって
次のマイクロ命令がメモリ3から読み出される。
(発明が解決しようとづる問題点) 上記した従来の技術は、次のような問題点を有していた
すなわち、メモリ3には第1図のフォーマン1〜のマイ
クロ命令がそのまま格納されていたので、メモリ3とし
て大容量のものを必要とする問題があった。また、大容
量のスタチックメモリは高価なため、マイクロプログラ
ム制御装置が高価になるという問題もあった。
本発明は、前述の問題点を解決するためになされたもの
である。
(問題点を解決するための手段および作用)前記の問題
点を解決するために、本発明は、マイクロプログラムの
アドレスを格納するメモリ手段と、マイクロインストラ
クションテーブルを格納する手段と、前記メモリ手段か
ら読み出されたネクストアドレスを一時保持するアドレ
スレジスタと、前記インス1−ラクションテーブルをア
クセスするためのアドレスを一時保持するインストラク
ションアドレスレジスタと、前記インストラクションテ
ーブルから読み出されたマイクロ命令を実行する手段と
を具備し、前記メモリ手段に該メモリ手段のネクストア
ドレスと前記インストラクションテーブルをアクセスす
るためのアドレスを格納することにより、該メモリ手段
の容量を低減するようにした点に特徴がある。
(実施例) 本発明の詳細な説明する前に、まず、第2図のメモリ3
から読み出されたオペランドがマイクロプログラム実行
回路6でどのような処理を受けるかについて、本発明と
関係する所を説明する。
前述のように、第1図のフォーマットを有するマイクロ
命令において、オペランド部1の“タイプ″が4ビツト
、オペランドA、BおよびCがそれぞれ4ビツトである
とすると、これらはマイクロプログラム実行回路6中で
デコードされ、゛タイプ″は4ビツトの組合せによって
作られる16通りのタイプに分解される。同様にオペラ
ンドA。
BおよびCも、それぞれ、16通りのマイクロ命令に分
解される。このようにして、合計64通り(=16x4
)のマイクロ命令が作られ、その中の必要なものを使っ
て計算機の制御が行なわれる。
しかしながら、一般にこれらの64通りのマイクロ命令
が全部使われるものではなく、使用頻度の高いマイクロ
命令は限られている。
以上は、1個のマイクロ命令についての説明であったが
、マイクロ命令の数が増加すると、マイクロプログラム
実行回路6でデコードされるマイクロ命令の数は相当な
数となり、これに伴って、使用されないマイクロ命令の
数も増大し、無駄が大きくなる。
本発明では、上記のデコードされたマイクロ命令の中の
使用されるもののみを後述するROM等の安価なメモリ
(第3図の符号11)に格納しておき、これをアドレス
で読み出すようにしている。
次に、本発明を実施例によって説明する。第3図は本発
明の一実施例のブ[1ツク図を示す。
図において、10はスタチックメモリで構成されたマイ
クロコードアクセス用アドレス格納メモリである。該メ
モリ10には第1図のマイクロ命令のネクストアドレス
部2のみが格納されているわまた、11はROMで構成
されたインストラクションテーブルメモリであり、該メ
モリには前述の無駄なマイクロ命令を除去した有効なマ
イクロ命令のみが格納されている。
メモリ10から読み出されたネクストアドレスは該メモ
リ10をアクセスするためのアドレスと前記メモリ11
をアクセスするためのアドレスとから形成され、前者の
アドレスは、アドレスレジスタ12に一時′保持され、
メモリ10の次のアドレスを指定する。また、後者のア
ドレスはインストラクションアドレスレジスタ13に一
時保持される。
前記メモリ11に格納されているマイクロ命令は、前記
インストラクションアドレスレジスタ13によってアク
セスされ、該メモリ11から読み出されたマイクロ命令
は、ラッチ回路14にラッチされる。その後、マイクロ
プログラム実行回路15に送られる。マイクロプログラ
ム実行回路15では、従来通りのマイクロ命令の実行を
行なう。実行された結果は、アドレスレジスタ12に格
納される 次に、前記の第1図のフォーマットを有するマイクロ命
令を例にして、本実施例の効果を説明する。
今、オペランド部1によって作られる64通りのマイク
ロ命令が全部有効であるとすると、本実施例では、該6
4通りのマイクロ命令はメモリ11に格納される。また
、この64通りのマイクロ命令をアクセスするための7
ビツトのアドレスは、インストラクションアドレスレジ
スタ13に保持される。
したがって、本実施例によれば、メモリ10には、7ビ
ツトのマイクロ命令用のアドレスと、ネクストアドレス
12ビツトとの計19ピッ]・が格納される。これに対
して、従来の場合は、オペランドの16ビツト(−4ビ
ツトX4)と、ネクストアドレスの12ビツトとの計2
8ビットが必要であり、本実施例は従来方式に比べて、
1個のマイクロ命令当り、9ビツトのメモリ容量を節約
できる。なお、本実施例においては、メモリ10のメモ
リ容量が削減できる代りに、メモリ11が新たに設けら
れているが、メ°モリ10は高速のスタチックメモリで
あり価格が高いのに対して、メモリ11はROM等の安
価なメモリを使うことができるので、総計では本実施例
の方が大幅に安くなる。
上記の説明は、1個のマイクロ命令当りの説明であった
が、マイクロプログラム制御装置においては、多数のマ
イクロ命令(n個とする)が用いられるのが普通である
。したがって、本実施例によれば、メモリ3の容量を9
×n (ビット〉削減できることになり、メモリ3の価
格を大幅に安価にすることができる。
また、以」−の説明では、64通りのマイクロ命令が全
部有効であるとしたが、この中には使用されないマイク
ロ命令も含まれているので、これを除くと、メモリ11
中に格納されるマイクロ命令の数は少くなる。これに伴
い、メモリ11中のマイクロ命令をアクセスするための
アドレスは減少し、したがって、メモリ10中のアドレ
スに必要なごツ1〜数も減少する。
(発明の効果) 以上の説明から明らかなように、本発明によれば、つぎ
のような効果が達成される。
(1)高価なスタチックメモリの容量を大幅に低減する
ことができる。
(2このため、装置の価格が安価になる。
【図面の簡単な説明】
第1図はマイクロ命令の一例を示すフォーマット、第2
図は従来装置のブロック図、第3図は本発明の一実施例
のブロック図を示す。 10・・・マイクロコードアクセス用アドレス格納メモ
リ、11・・・インストラクションテーブルメモリ、1
2・・・アドレスレジスタ、13・・・インストラクシ
ョンアドレスレジスタ、14・・・ラッチ回路、15・
・・マイクロプログラム実行回路代即人弁理士  平木
通人 外1名・ 第  1  図 第  2  図 第  3  図

Claims (2)

    【特許請求の範囲】
  1. (1)マイクロプログラムのアドレスを格納するメモリ
    手段と、マイクロインストラクションテーブルを格納す
    る手段と、前記メモリ手段から読み出されたネクストア
    ドレスを一時保持するアドレスレジスタと、前記インス
    トラクションテーブルをアクセスするためのアドレスを
    一時保持するインストラクションアドレスレジスタと、
    前記インストラクションテーブルから読み出されたマイ
    クロ命令を実行する手段とを具備し、前記メモリ手段に
    該メモリ手段のネクストアドレスと前記インストラクシ
    ョンテーブルをアクセスするためのアドレスを格納する
    ようにしたことを特徴とするマイクロプログラム制御装
    置。
  2. (2)前記マイクロプログラムのアドレスを格納するメ
    モリ手段がスタチックメモリで形成され、前記マイクロ
    インストラクションテーブルを格納する手段が読み出し
    専用メモリによって形成されていることを特徴とする前
    記特許請求の範囲第1項記載のマイクロプログラム制御
    装置。
JP12001384A 1984-06-13 1984-06-13 マイクロプログラム制御装置 Pending JPS61839A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12001384A JPS61839A (ja) 1984-06-13 1984-06-13 マイクロプログラム制御装置

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JP12001384A JPS61839A (ja) 1984-06-13 1984-06-13 マイクロプログラム制御装置

Publications (1)

Publication Number Publication Date
JPS61839A true JPS61839A (ja) 1986-01-06

Family

ID=14775737

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Application Number Title Priority Date Filing Date
JP12001384A Pending JPS61839A (ja) 1984-06-13 1984-06-13 マイクロプログラム制御装置

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JP (1) JPS61839A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4679246A (en) * 1985-05-01 1987-07-07 General Electric Company One-shot tuning circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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