JPH03269662A - 高速メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速信号のメモリアクセス方式に係り、特に
メモリを２個設けて交互にアクセスすることによって高
速化した、高速メモリアクセス方式に関するものである
。

データ伝送方式においては、伝送データを一時的にメモ
リに蓄えることが必要になる場合がある。

そのため近年において、データ伝送速度が高速化するの
に伴って、高速なメモリが開発され提供されている。

しかしながらメモリの動作速度には限界があるため、よ
り高速なメモリ動作を要求される場合には、２個のメモ
リを用い、これに交互にアクセスすることによって高速
化する、高速メモリアクセス方式が用いられている。

このような高速メモリアクセス方式においては、ゼロア
ドレスレジスタを廃止して、回路規模を縮小できること
が要望される。

〔従来の技術〕

現在用いられているメモリのアクセス速度は、２０〜２
５ＭＨｚである。このメモリを使用して、４０〜４５Ｍ
Ｈｚの信号によってアクセスする場合には、従来は２つ
のメモリセルと、ゼロアドレスレジスタとを設けて、ア
クセス可能なようにしている。

すなわち、従来の高速メモリアクセス方式においては、
それぞれ奇数番のデータと、偶数番のデータとを書き込
む２個のメモリとゼロアドレスレジスタとを有し、伝送
速度の２倍の周期で、半周期ずらして２個のメモリに交
互にアクセスすることによってデータの書き込みを行い
、メモリに対するリセットがかかった時点で、必要な場
合、ゼロアドレスレジスタにデータを入力し、以後、ア
ドレスの奇、偶に応じて交互に２個のメモリにＯ番地か
らデータの書き込みを行い、読み出し側で同様の順序で
読み出しを行うことによって、もとの伝送速度の出力デ
ータを得るようにしていた。

第５図は従来の高速メモリアクセス方式を示したもので
ある。

第５図において、１０は記憶部であって、例えば偶数デ
ータを書き込むメモリ（Ａ）１０１と、奇数データを書
き込むメモリ（Ｂ）１０２と、ゼロアドレスのデータを
書き込むゼロアドレスレジスタ１０３とからなっている
。

メモリ（Ａ）１０１．メモリ（Ｂ）１０２は、図示され
ないアドレスカウンタからのライトアドレスに応じて交
互に書き込みが行われ、同じくリードアドレスに応じて
交互に読み出しが行われる。

また、入力データリセット信号を受けたとき、メモリ（
Ａ）１０１．メモリ（Ｂ）１０２のＯ番地から順に書き
込み、出力データリセット信号を受けたとき、メモリ（
Ａ）１０１．メモリ（Ｂ）１０２のＯ番地から順に読み
出す。

１１は入力データ分離部であって、入力データを奇数番
のデータと偶数番のデータとに分離して出力する。

１２は入力データ切替部であって、入力データ切替制御
部１４からの制御信号に基づいて、入力データ分離部１
１からの奇数番データと偶数番データとゼロアドレスデ
ータとから、メモリ　（Ａ）１０１と、メモリ　（Ｂ）
１０２と、ゼロアドレスレジスタ１０３のいずれに出力
するかの切り替えを行う。ここでゼロアドレスデータは
、メモリのリセット後に、メモリのアドレスＯ番地に書
き込むべきデータである。

１３は入力データ切替判断部であって、現在書き込みを
指定されているメモリの情報および入力データリセット
信号（ライトリセット信号）とから、書き込みを行う入
力データの切り替えを行うか否かを判断して出力信号を
発生する。

１４は入力データ切替制御部であって、入力データ切替
判断部１３の出力信号に基づいて、前述の入力データ切
替部１２に対する切り替え制御信号を発生する。

１５は出力データ切替判断部であって、書き込みが開始
されたメモリを記憶し、現在指定しているメモリのアド
レス情報と、出力データリセット信号とから、出力デー
タの切り替えを行うか否かを判断して出力信号を発生す
る。

１６は出力データ切替制御部であって、出力データ切替
判断部１５の出力情報に応じて出力データ切り替えの制
御信号を発生する。

１７は出力データ多重部であって、出力データ切替制御
部１６の制御信号に基づいて、指定されたメモリからの
データを出力することによって多重化された出力信号を
発生する。

第６図は、従来の高速メモリアクセス方式の動作タイム
チャートを示したものであって、書き込み時の動作を説
明している。

第６図において、ライトクロックＳＣＫは、入力データ
の書き込みに用いられる基本タロツクである。入力デー
タＤ　ｉ　ｖｒは、ライトクロックＳＣＫに同期して入
力され葛。入力データＤ　ｉ　ｎは、偶数番データＥＤ
　（ＤＯ，Ｄ２．Ｄ４．・・−）と、奇数番データ○Ｄ
　（ＤＩ、Ｄ３．Ｄ５．・・・）とに分離される。

図示されないアドレスカウンタは、クロックＳＣＫに応
じてライトアドレスを発生し、これに基づいて、メモリ
（Ａ）１０１に対する書き込みアドレスＡＡＤと、メモ
リ（Ｂ）１０２に対する書き込みアドレスＢＡＤとを発
生する。

ライトリセット信号ＸＷＲが加えられたとき、アドレス
カウンタはリセットされ、アドレスＡＡＤはＯ番地から
順次カウントアツプし、アドレスＢＡＤはアドレスＡＤ
Ｄから半周期（クロックＳＣＫの１周期）遅れて、０番
地から順次カウントアツプする。

これによって、書き込みアドレスＡＡＤに同期した八個
ライトクロックＸＷＣＡによって、偶数番データＥＤを
メモリ（Ａ）１０１に書き込み、書き込みアドレスＢＡ
Ｄに同期したＢ側うイトクロックＸＷＣＢによって、奇
数番データ○Ｄをメモリ（Ｂ）１０２に書き込む。

従って第５図に示された高速メモリアクセス方式では、
メモリのリセットが行われた場合にも、本来の伝送速度
を担ったまま、データをアクセスすることができる。

〔発明が解決しようとする課題〕

このように従来の高速メモリアクセス方式では、２個の
メモリＡ、Ｂに対し、偶数番データＥＤをメモリ（Ａ）
１０１に書き込み、奇数番データＯＤをメモリ（Ｂ）１
０２に書き込むようにしている。

いま、第６図においてＡで示すように、奇数番データＯ
Ｄ　（Ｄ３）を書き込み中、すなわちメモリ（Ｂ）１０
２にアクセス中に、ライトリセット信号が加えられたと
きは、次にメモリ（Ａ）１０１の書き込みアドレスＡＡ
Ｄの０番地に、偶数番データＥＤ　（Ｄ４）の書き込み
を行うことができるが、第６図においてＢで示すように
、偶数番データＥＤ　（ＤＩ）を書き込み中、すなわち
メモリ（Ａ）１０ｔにアクセス中に、ライトリセット信
号が加えられたときは、次にメモリ（Ｂ）１０２をアク
セスしてからでないと、次の偶数番データＥＤ（ＤＩＯ
）をメモリ（Ａ）１０１のアドレス０番地に書き込むこ
とができない、これは偶数番データＥＤをメモリ（Ａ）
１０１に、奇数番データ○Ｄをメモリ（Ｂ）１０２に書
き込むように、固定的に定められているためである。

そのため従来は、ゼロアドレスレジスタ１０３を設けて
、偶数番データＥＤを書き込み中にライトリセント信号
が加えられたときは、次の奇数番データＯＤをゼロアド
レスレジスタ１０３に書き込んで、次の偶数番データＥ
Ｄをメモリ（Ａ）１０１のアドレスＯ番地に書き込むよ
うにしている。

すなわち上側の場合は、偶数番データＥＤ　（ＤＩ）を
メモリ（Ａ）１０１のアドレス２番地に書き込み、次に
奇数番データ○Ｄ　（Ｄ９）をゼロアドレスレジスタ１
０３に書き込んだのち、偶数番データＥＤ（ＤＩＯ）を
メモリ（Ａ）１０１のアドレス０番地に書き込む。

このように、従来の高速メモリアクセス方式ではゼロア
ドレスレジスタを必要とし、回路規模（ゲート規模）が
太き（なるという問題があった。

本発明はこのような従来技術の課題を解決しようとする
ものであって、２個のメモリを使用する高速メモリアク
セス方式において、ゼロアドレスレジスタを不要にする
ことができる方式を提供することを目的としている。

〔課題を解決するための手段〕

本発明は第１図にその原理的構成を示すように、２個の
メモリ１．２を備え、入力データをその周期の１／２の
周期でメモリ１．２に交互に順次書き込んで交互に読み
出すとともに、入力データリセット信号を受けたときメ
モリ１．２の０番地から順に書き込み、出力データリセ
ット信号を受けたときメモリ１．２のＯ番地から順に読
み出す高速メモリアクセス方式において、入力データ分
離手段３と、入力データ切替手段４と、出力データ多重
手段５と、入力データ切替制御手段６と、出力データ切
替制御手段７とを備えて構成されるものである。

ここで入力データ分離手段３は、入力データを偶数番デ
ータと奇数番データとに分離するものであり、入力デー
タ切替手段４は、この偶数番データと奇数番データとを
切り替えてメモリ１，２に入力する。また出力データ多
重手段５は、メモリ１．２からデータを交互に読み出す
ことによって、出力データを発生する。この際、入力デ
ータ切替制御手段６は、現在書き込みを指定されている
メモリを示す情報と、入力メモリセレクト信号と、入力
データリセット信号とから入力データ切替手段４におい
て入力データの切り替えを行うか否かを判断しこの判断
結果に基づいて入力データ切替手段４における入力デー
タの切り替えを制御する。

また出力データ切替制御手段７は、入力データ切替制御
手段６の判断結果の出力と、出力メモリセレクト信号と
、出力データリセット信号とから出力データ多重手段５
におけるデータ読み出しの切り替えを行うか否かを判断
しこの判断結果に基づいて出力データ多重手段５におけ
る読み出しの切り替えを制御する。

〔作用〕

本発明において対象とする高速メモリアクセス方式は、
入力データをデータ入力周期の１／２の周知で２個のメ
モリ１．２に交互に順次書き込んで交互に読み出すとと
もに、入力データリセット信号を受けたとき、メモリ１
，２の０番地から順に書き込みを行い、出力データリセ
ット信号を受けたとき、メモリ１．２のＯ番地から順に
読み出すことによって、メモリの動作速度より高速なデ
ータの書き込み、読み出しを行うことができるようにす
るものである。

そのため、入力データを偶数番のデータと奇数番のデー
タとに分離し、これらを切り替えてメモリＩ、２に入力
できるようにし、またメモリｌ。

２から交互に読み出すことによって、出力データを発生
する。

この際、現在書き込みを指定されているメモリを示す情
報と、入力メモリセレクト信号と、入力データリセット
信号とからメモリに対する入力データの切り替えを行う
か否かを判断し、この判断結果に基づいて、メモリに対
する入力データの切り替えを行う。

また入力データの切り替えを行うか否かの判断結果の出
力と、出力メモリセレクト信号と、出力データリセット
信号とに応して、メモリ１．２の出力の切り替えを行な
うか否かを判断し、この判断結果に基づいてメモリから
のデータの出力の切り替えを制御する。

このように本発明方式では、偶数番データを書き込み中
にライトリセット信号が加えられたときは、次の奇数番
データをゼロアドレスレジスタに書き込んでから、次の
偶数番データを書き込むようにする必要がなく、従って
従来方式と同様の高速アクセス性能を損なうことなく、
ゼロアドレスレジスタを不要にすることができる。

〔実施例〕

第２図は本発明の一実施例を示したものであって、第４
図におけると同じものを同じ番号で示しているが、記憶
部１０においてゼロアドレスレジスタを欠いている。

第２図において、記憶部１０は、メモリ（Ａ）１０１と
、メモリ（Ｂ）１０２とからなっている。

入力データ分離部１１は、入力データを奇数番データと
偶数番データとに分離して出力する。

入力データ切替部１２は、入力データ切替制御部１４か
らの制御信号に基づいて、メモリ（Ａ）１０１とメモリ
（Ｂ）１０２とに対して、入力データ分離部１１で分離
された奇数番データと偶数番データのいずれを入力する
かの切り替えを行う。

入力データ切替判断部１３は、入力データ切替制御部１
４からの現在書き込みを指定されているメモリの情報と
、入力メモリセレクト信号、および入力データリセット
信号（ライトリセット信号）とから、書き込みを行う入
力データの切り替えを行うか否かを判断して出力信号を
発生する。

入力データ切替制御部１４は、入力データ切替判断部１
３の出力信号に基づいて、入力データ切替部１２に対す
る切り替え制御信号を発生する。

出力データ切替判断部１５は、書き込みが開始されたメ
モリを記憶し、入力データ切替判断部１３の出力信号と
、出力データリセット信号（リードリセット信号）とに
応じて出力データの切り替えを行うか否かを判断して出
力信号を発生する。

出力データ切替制御部１６は、出力データ切替判断部１
５の出力信号に基づいて、出力データ切り替えの制御信
号を発生する。

出力データ多重部１７は、出力データ切替制御部１６の
制御信号に基づいて、指定されたメモリからのデータを
出力することによって多重化された出力信号を発生する
。

第３図は、本発明方式の動作タイムチャートを示したも
のであって、書き込み時の動作を説明している。

第３図において、ライトクロックＳＣＫは、入力データ
の書き込みに用いられる基本クロックであり、入力デー
タＤ　ｉ　ａは、ライトクロックＳＣＫに同期して入力
される。入力データ分離部１１は、入力データを偶数番
データＥＤ　（Ｄｏ、Ｄ２．Ｄ４、・・−）と、奇数番
データ○Ｄ　（ＤＩ、Ｄ３．Ｄ５、・−）とに分離する
。

図示されないアドレスカウンタは、クロックＳＣＫに基
づいて、メモリ（Ａ）１（ｚに対する書き込みアドレス
ＡＡＤと、メモリ　（Ｂ）１０２に対する書き込みアド
レスＢＡＤとを発生する。アドレスＡＡＤは、第３図に
おいてＡ、Ｃに示すように、入力メモリセレクト信号（
ＸＣＨＧ）が“Ｌ”レベルの状態で、ライトリセット信
号ＸＷＲが加えられたときは、０番地から順次カウント
アツプし、アドレスＢＡＤはアドレスＡＤＤから半周期
（クロックＳＣＫの１周期）遅れて、Ｏ番地から順次カ
ウントアンプするが、第３図においてＢで示すように、
入力メモリセレクト信号が１１Ｈ”レベルのときは、こ
の関係が逆になる。

いま、第３図においてＡで示すように、メモリセレクト
信号ＸＣＨＧが“Ｌ”の状態で、奇数データ○Ｄ　（Ｄ
３）をメモリ（Ｂ）１０２に書き込み中に、ライトリセ
ット信号ＸＷＲが発生したときは、メモリセレクト信号
ＸＣＨＧの状態は変化せず、次の偶数データＥＤ　（Ｄ
４）をメモリ（Ａ）１０１の０番地に書き込む。次に、
第３図においてＢで示すように偶数データＥＤ　（Ｄ８
）をメモリ　（Ａ）１０１に書き込み中に、ライトリセ
ット信号ＸＷ’Ｒが発生したときは、メモリセレクト信
号ＸＣＨＧが“Ｈ”になって、次の奇数データＯＤ　（
Ｄ９）をメモリ（Ｂ）１０２のＯ番地に書き込み、次の
偶数データＥＤ（ＤＩＯ）をメモリ（Ａ）１０１の０番
地に書き込む。さらに第３図においてＣで示すように、
奇数データＯＤ　（ＤＩ３）をメモリ（Ｂ）１０２に書
き込み中に、ライトリセット信号ＸＷＲが発生したとき
は、メモリセレクト信号ＸＣＨＧが“Ｌ　”になって、
次の偶数データＥＤ（ＤＩ４）をメモリ（Ａ）１０１の
０番地に書き込む。

なおデータ読み出し時の動作も、全く同様にして行われ
る。

第４図は本発明の具体的構成例を示したものであって、
第２図におけると同じものを同じ番号で示し、１８は入
力用アドレスカウンタ、１９は出力用アドレスカウンタ
である。

第４図の構成例は、第２図に示された実施例における記
憶部１０をエラスティックストアＬＳＩによって実現し
た例を示し、入力用アドレスカウンタ１８と出力用アド
レスカウンタ１９とは、それぞれメモリ（Ａ）１０１お
よびメモリ（Ｂ）１０２に対するライトアドレスとリー
ドアドレスとを発生する。第４図の構成は、第２図の実
施例と基本的には同じであるが、第２図における入力メ
モリセレクト信号および出力メモリセレクト信号として
、エラスティックストアＬＳＩに対する入力用アドレス
カウンタ１８および出力用アドレスカウンタ１９のＬＳ
Ｂを使用している。

〔発明の効果〕

以上説明したように本発明によれば、メモリを２個設け
た高速メモリアクセス方式において、従来方式と同様の
高速アクセス性能を損なうことなく、ゼロアクセスレジ
スタを廃することができるので、回路規模を縮小し、ゲ
ート数を大幅に削減することができる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例を示す図、第３図は本発明方式の動作タイム
チャートを示す図、第４図は本発明の具体的構成例を示
す図、第５図は従来の高速メモリアクセス方式を示す図
、第６図は従来の高速メモリアクセス方式の動作タイム
チャートを示す図である。 １．２はメモリ、３は入力データ分離手段、４は入力デ
ータ切替手段、５は出力データ多重手段、６は入力デー
タ切替制御手段、７は出力データ切替制御手段である。

Claims (1)

1. 【特許請求の範囲】 ２個のメモリ（１）、（２）を備え、入力データをその
   周期の１／２の周期で該メモリ（１）、（２）に交互に
   順次書き込んで交互に読み出すとともに、入力データリ
   セット信号を受けたとき該メモリ（１）、（２）の０番
   地から順に書き込み、出力データリセット信号を受けた
   とき該メモリ（１）、（２）の０番地から順に読み出す
   高速メモリアクセス方式において、 入力データを偶数番データと奇数番データとに分離する
   入力データ分離手段（３）と、 該偶数番データと奇数番データとを切り替えて前記メモ
   リ（１）、（２）に入力する入力データ切替手段（４）
   と、 前記メモリ（１）、（２）から交互に読み出すことによ
   って、出力データを発生する出力データ多重手段（５）
   と、 現在書き込みを指定されているメモリを示す情報と、入
   力メモリセレクト信号と、入力データリセット信号とか
   ら前記入力データ切替部（４）における入力データの切
   り替えを行うか否かを判断し該判断結果に基づいて該切
   り替えを制御する入力データ切替制御手段（６）と、 該入力データ切替制御手段（６）の判断結果の出力と、
   出力メモリセレクト信号と、出力データリセット信号と
   から出力データ多重手段（５）におけるデータ読み出し
   の切り替えを行なうか否かを判断し該判断結果に基づい
   て該切り替えを制御する出力データ切替制御手段（７）
   とを備えたことを特徴とする高速メモリアクセス方式。