JPH08202618A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH08202618A JPH08202618A JP7030258A JP3025895A JPH08202618A JP H08202618 A JPH08202618 A JP H08202618A JP 7030258 A JP7030258 A JP 7030258A JP 3025895 A JP3025895 A JP 3025895A JP H08202618 A JPH08202618 A JP H08202618A
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Abstract
(57)【要約】
【目的】 高速かつ大容量のＦＩＦＯメモリを適切に制
御すること。 【構成】 例えばＳＤＲＡＭ１を書き込み状態とすると
共に、書込選択スイッチＳＷ１を選択して書込データを
供給して書き込んでいる時、同時に読み出し状態とされ
た例えばＳＤＲＡＭ３から読出データが読み出されて、
読出スイッチＳＷ２を介して読出データが出力されてい
る。ＳＤＲＡＭは高速動作が可能であり、ＳＤＲＡＭ１
〜４には書込と読出のアドレスとコマンドが衝突しない
タイミングで、アドレス／コマンド発生部５から共通に
与えられている。
御すること。 【構成】 例えばＳＤＲＡＭ１を書き込み状態とすると
共に、書込選択スイッチＳＷ１を選択して書込データを
供給して書き込んでいる時、同時に読み出し状態とされ
た例えばＳＤＲＡＭ３から読出データが読み出されて、
読出スイッチＳＷ２を介して読出データが出力されてい
る。ＳＤＲＡＭは高速動作が可能であり、ＳＤＲＡＭ１
〜４には書込と読出のアドレスとコマンドが衝突しない
タイミングで、アドレス／コマンド発生部５から共通に
与えられている。
Description
【０００１】
【産業上の利用分野】本発明は、大容量のメモリのメモ
リ制御回路に関するものであり、特に画像メモリに適用
して好適なものである。
リ制御回路に関するものであり、特に画像メモリに適用
して好適なものである。
【０００２】
【従来の技術】近年の画像処理技術の進歩により、画像
機器に必要とされるメモリの容量はますます増大してい
る。特に、数フレームにわたるディレイを持たせるＦＩ
ＦＯ（First-In First-Out）メモリのような画像メモリ
については、メモリ容量を増大して大きなディレイ量を
扱えるようにする要求が高くなっている。しかしながら
このような目的に対して、従来のＤＲＡＭ（Dynamic Ra
ndom Access Memory）を用いて画像メモリを構成するよ
うにすると、大容量化した場合に価格、サイズ、スピー
ド等が満足できないものであった。
機器に必要とされるメモリの容量はますます増大してい
る。特に、数フレームにわたるディレイを持たせるＦＩ
ＦＯ（First-In First-Out）メモリのような画像メモリ
については、メモリ容量を増大して大きなディレイ量を
扱えるようにする要求が高くなっている。しかしながら
このような目的に対して、従来のＤＲＡＭ（Dynamic Ra
ndom Access Memory）を用いて画像メモリを構成するよ
うにすると、大容量化した場合に価格、サイズ、スピー
ド等が満足できないものであった。
【０００３】ところで、最近シンクロナスＤＲＡＭ（以
下、ＳＤＲＡＭと記す）と呼ばれるメモリが知られてい
る。このＳＤＲＡＭは、従来のＤＲＡＭでは満足できな
かった高速化対応、制御の確実さ等の特性を有している
ものである。さらに、従来のＤＲＡＭのタイミングがア
ナログ制御とされていると共に、ＲＡＳ（行アドレスス
トローブ）及びＣＡＳ（列アドレスストローブ）により
アナログ的に動作が決定されているが、ＳＤＲＡＭはタ
イミングがクロックに同期されたものとされていると共
に、コマンドにより動作が決定されるようにされてい
る。
下、ＳＤＲＡＭと記す）と呼ばれるメモリが知られてい
る。このＳＤＲＡＭは、従来のＤＲＡＭでは満足できな
かった高速化対応、制御の確実さ等の特性を有している
ものである。さらに、従来のＤＲＡＭのタイミングがア
ナログ制御とされていると共に、ＲＡＳ（行アドレスス
トローブ）及びＣＡＳ（列アドレスストローブ）により
アナログ的に動作が決定されているが、ＳＤＲＡＭはタ
イミングがクロックに同期されたものとされていると共
に、コマンドにより動作が決定されるようにされてい
る。
【０００４】そこで、次にＳＤＲＡＭからなるメモリ・
システムの一例を図４に示して、ＳＤＲＡＭを説明する
ことにする。この図に示すメモリ・システムは４行４列
の１６チップからなる８バンク構成とされており、チッ
プセレクト信号ＣＳ１によりＸ１行が選択され、同様に
チップセレクト信号によりＸ２行が選択され、チップセ
レクト信号ＣＳ３によりＸ３行が選択され、チップセレ
クト信号ＣＳ４によりＸ４行が選択されている。
システムの一例を図４に示して、ＳＤＲＡＭを説明する
ことにする。この図に示すメモリ・システムは４行４列
の１６チップからなる８バンク構成とされており、チッ
プセレクト信号ＣＳ１によりＸ１行が選択され、同様に
チップセレクト信号によりＸ２行が選択され、チップセ
レクト信号ＣＳ３によりＸ３行が選択され、チップセレ
クト信号ＣＳ４によりＸ４行が選択されている。
【０００５】また、信号ＣＡＳ（Column Address Storo
be）０によりＹ０列が選択され、信号ＣＡＳ１によりＹ
１行が選択され、信号ＣＡＳ２によりＹ２行が選択さ
れ、信号ＣＡＳ３によりＹ３行が選択されている。この
ように構成されたメモリ・システムの動作タイミングを
図５に示すが、このタイミング図はメモリ・システムか
らデータを読み出すタイミングの例を示している。
be）０によりＹ０列が選択され、信号ＣＡＳ１によりＹ
１行が選択され、信号ＣＡＳ２によりＹ２行が選択さ
れ、信号ＣＡＳ３によりＹ３行が選択されている。この
ように構成されたメモリ・システムの動作タイミングを
図５に示すが、このタイミング図はメモリ・システムか
らデータを読み出すタイミングの例を示している。
【０００６】この図において、各タイミングはクロック
に同期して発生されており、チップセレクト信号ＣＳ１
がローレベルとされたタイミングで与えられたアドレス
は、Ｘ１行に与えられるが、この時バンク選択端子Ａ11
に供給されているバンク選択信号のレベルがローレベル
とされてバンクＡが選択されているため、アドレスはＸ
１行のバンクＡに与えられる。次いで、チップセレクト
信号ＣＳ２がローレベルとされたタイミングで与えられ
たアドレスは、Ｘ２行に与えられるが、この時バンク選
択端子Ａ11に供給されているバンク選択信号のレベルが
ローレベルとされてバンクＡが選択されているため、ア
ドレスはＸ２行のバンクＡに与えられる。
に同期して発生されており、チップセレクト信号ＣＳ１
がローレベルとされたタイミングで与えられたアドレス
は、Ｘ１行に与えられるが、この時バンク選択端子Ａ11
に供給されているバンク選択信号のレベルがローレベル
とされてバンクＡが選択されているため、アドレスはＸ
１行のバンクＡに与えられる。次いで、チップセレクト
信号ＣＳ２がローレベルとされたタイミングで与えられ
たアドレスは、Ｘ２行に与えられるが、この時バンク選
択端子Ａ11に供給されているバンク選択信号のレベルが
ローレベルとされてバンクＡが選択されているため、ア
ドレスはＸ２行のバンクＡに与えられる。
【０００７】さらに、チップセレクト信号ＣＳ３が２ク
ロック幅でローレベルとされるが、その最初のクロック
のタイミングで与えられたアドレスは、Ｘ３行に与えら
れるが、この時バンク選択端子Ａ11に供給されているバ
ンク選択信号のレベルがハイレベルとされてバンクＢが
選択されているため、そのアドレスはＸ３行のバンクＢ
に与えられる。次いで、２番目のクロックタイミングで
与えられたアドレスは、この時バンク選択端子Ａ11に供
給されているバンク選択信号のレベルがローレベルとさ
れるため、バンクＡが選択されてそのアドレスはＸ３行
のバンクＡに与えられる。
ロック幅でローレベルとされるが、その最初のクロック
のタイミングで与えられたアドレスは、Ｘ３行に与えら
れるが、この時バンク選択端子Ａ11に供給されているバ
ンク選択信号のレベルがハイレベルとされてバンクＢが
選択されているため、そのアドレスはＸ３行のバンクＢ
に与えられる。次いで、２番目のクロックタイミングで
与えられたアドレスは、この時バンク選択端子Ａ11に供
給されているバンク選択信号のレベルがローレベルとさ
れるため、バンクＡが選択されてそのアドレスはＸ３行
のバンクＡに与えられる。
【０００８】次いで、チップセレクト信号ＣＳ４がロー
レベルとされたタイミングで与えられたアドレスは、Ｘ
４行に与えられるが、この時バンク選択端子Ａ11に供給
されているバンク選択信号のレベルがハイレベルとされ
てバンクＢが選択されているため、アドレスはＸ４行の
バンクＢに与えられる。このようにして供給された行ア
ドレスは各メモリチップに保持されており、続くチップ
セレクト信号ＣＳ１がローレベルとされるタイミングに
おいて、信号ＣＡＳ２がローレベルとなることにより、
このタイミングでＹ２列に列アドレスが供給される。
レベルとされたタイミングで与えられたアドレスは、Ｘ
４行に与えられるが、この時バンク選択端子Ａ11に供給
されているバンク選択信号のレベルがハイレベルとされ
てバンクＢが選択されているため、アドレスはＸ４行の
バンクＢに与えられる。このようにして供給された行ア
ドレスは各メモリチップに保持されており、続くチップ
セレクト信号ＣＳ１がローレベルとされるタイミングに
おいて、信号ＣＡＳ２がローレベルとなることにより、
このタイミングでＹ２列に列アドレスが供給される。
【０００９】これにより、列アドレス供給から２クロッ
ク後にＸ１行Ｙ２列のメモリから、Ｘ１行バンクＡに記
憶されているデータ（ｙ２），（ｙ２＋１），（ｙ２＋
２），（ｙ２＋３）が順次読み出されるようになる。そ
して、チップセレクト信号ＣＳ３がローレベルとされる
タイミングにおいて、信号ＣＡＳ３がローレベルとなる
ことにより、このタイミングでＹ３列に列アドレスが供
給されると、これにより、列アドレス供給から２クロッ
ク後にＸ３行Ｙ３列のメモリから、Ｘ３行バンクＢに記
憶されているデータ（ｙ３），（ｙ３＋１），（ｙ３＋
２），（ｙ３＋３）が順次読み出されるようになる。
ク後にＸ１行Ｙ２列のメモリから、Ｘ１行バンクＡに記
憶されているデータ（ｙ２），（ｙ２＋１），（ｙ２＋
２），（ｙ２＋３）が順次読み出されるようになる。そ
して、チップセレクト信号ＣＳ３がローレベルとされる
タイミングにおいて、信号ＣＡＳ３がローレベルとなる
ことにより、このタイミングでＹ３列に列アドレスが供
給されると、これにより、列アドレス供給から２クロッ
ク後にＸ３行Ｙ３列のメモリから、Ｘ３行バンクＢに記
憶されているデータ（ｙ３），（ｙ３＋１），（ｙ３＋
２），（ｙ３＋３）が順次読み出されるようになる。
【００１０】さらに、チップセレクト信号ＣＳ２がロー
レベルとされるタイミングにおいて、信号ＣＡＳ１がロ
ーレベルとなることにより、このタイミングでＹ１列に
列アドレスが供給されると、これにより、列アドレス供
給から２クロック後にＸ２行Ｙ１列のメモリから、Ｘ２
行のバンクＡに記憶されているデータ（ｙ１），（ｙ１
＋１），（ｙ１＋２），・・・が順次読み出されるよう
になる。このように、ＣＡＳ信号を供給してから３クロ
ック目に読出データが出力されることをＣＡＳ Latensy
＝３という。
レベルとされるタイミングにおいて、信号ＣＡＳ１がロ
ーレベルとなることにより、このタイミングでＹ１列に
列アドレスが供給されると、これにより、列アドレス供
給から２クロック後にＸ２行Ｙ１列のメモリから、Ｘ２
行のバンクＡに記憶されているデータ（ｙ１），（ｙ１
＋１），（ｙ１＋２），・・・が順次読み出されるよう
になる。このように、ＣＡＳ信号を供給してから３クロ
ック目に読出データが出力されることをＣＡＳ Latensy
＝３という。
【００１１】
【発明が解決しようとする課題】しかしながら、ＳＤＲ
ＡＭを用いるようにすると動作スピードを略１００ＭＨ
ｚもの高速にできるものの、大容量に構成したＳＤＲＡ
Ｍメモリの適切なメモリ制御回路がないという問題点が
あった。そこで、本発明はＳＤＲＡＭで構成した大容量
メモリ用のメモリ制御回路を提供することを目的として
いる。
ＡＭを用いるようにすると動作スピードを略１００ＭＨ
ｚもの高速にできるものの、大容量に構成したＳＤＲＡ
Ｍメモリの適切なメモリ制御回路がないという問題点が
あった。そこで、本発明はＳＤＲＡＭで構成した大容量
メモリ用のメモリ制御回路を提供することを目的として
いる。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、本発明のメモリ制御回路は、複数のＳＤＲＡＭに、
入力データを順次切り替えて書き込む書込手段と、前記
複数のＳＤＲＡＭに共通に接続されていると共に、前記
複数のＳＤＲＡＭのいずれかを選択して時間的に重複し
ないアドレスとコマンドを供給するアドレス／コマンド
発生手段と、前記複数のＳＤＲＡＭから出力データを順
次切り替えて読み出す読出手段とを備え、前記アドレス
／コマンド発生手段から供給される前記コマンドに応じ
て、前記複数のＳＤＲＡＭのそれぞれが書き込み／読み
出し状態に制御されると共に、供給される同一データに
対する書込アドレスと、読出アドレスとのオフセット時
間により前記入力データを任意に遅延して前記出力デー
タとして読み出すようにしたものである。
に、本発明のメモリ制御回路は、複数のＳＤＲＡＭに、
入力データを順次切り替えて書き込む書込手段と、前記
複数のＳＤＲＡＭに共通に接続されていると共に、前記
複数のＳＤＲＡＭのいずれかを選択して時間的に重複し
ないアドレスとコマンドを供給するアドレス／コマンド
発生手段と、前記複数のＳＤＲＡＭから出力データを順
次切り替えて読み出す読出手段とを備え、前記アドレス
／コマンド発生手段から供給される前記コマンドに応じ
て、前記複数のＳＤＲＡＭのそれぞれが書き込み／読み
出し状態に制御されると共に、供給される同一データに
対する書込アドレスと、読出アドレスとのオフセット時
間により前記入力データを任意に遅延して前記出力デー
タとして読み出すようにしたものである。
【００１３】さらに、前記メモリ制御回路において、前
記複数のＳＤＲＡＭのいずれかが、前記入力データが書
き込まれる書き込み状態とされている時に、同時に前記
複数のＳＤＲＡＭの残りの一つが、前記出力データを読
み出す読み出し状態とされるように、前記アドレス／コ
マンド発生手段が前記複数のＳＤＲＡＭを制御するよう
にしたものである。
記複数のＳＤＲＡＭのいずれかが、前記入力データが書
き込まれる書き込み状態とされている時に、同時に前記
複数のＳＤＲＡＭの残りの一つが、前記出力データを読
み出す読み出し状態とされるように、前記アドレス／コ
マンド発生手段が前記複数のＳＤＲＡＭを制御するよう
にしたものである。
【００１４】
【作用】本発明によれば、複数のＳＤＲＡＭからなる大
容量メモリを適切に制御することができ、高速かつ大容
量のＦＩＦＯメモリを実現することができる。また、そ
のためのハードウェアを比較的簡単に構成することがで
きると共に、低消費電力とすることができる。
容量メモリを適切に制御することができ、高速かつ大容
量のＦＩＦＯメモリを実現することができる。また、そ
のためのハードウェアを比較的簡単に構成することがで
きると共に、低消費電力とすることができる。
【００１５】
【実施例】本発明の一実施例のメモリ制御回路を適用し
たメモリシステムの構成を示すブロック図を図１に示す
が、一点鎖線から左側がメモリ制御回路である。ただ
し、このメモリ制御回路はデータ幅が８ビット幅とされ
ている。この図において、１〜４はそれぞれ２バンク
（Ｂａｎｋ）×１メガワード（ＭＷ）×８ビット（ｂ）
構成の１６メガビット（Ｍｂ）のメモリ空間を構成する
ＳＤＲＡＭ、５は読出／書込アドレス信号および読出／
書込等のコマンド信号を発生するアドレス／コマンド発
生部（Address ＆ Command Generater) 、６は読出／書
込アドレス信号およびコマンド信号をＳＤＲＡＭ１〜４
に供給するためのアドレス／コマンドバッファである。
たメモリシステムの構成を示すブロック図を図１に示す
が、一点鎖線から左側がメモリ制御回路である。ただ
し、このメモリ制御回路はデータ幅が８ビット幅とされ
ている。この図において、１〜４はそれぞれ２バンク
（Ｂａｎｋ）×１メガワード（ＭＷ）×８ビット（ｂ）
構成の１６メガビット（Ｍｂ）のメモリ空間を構成する
ＳＤＲＡＭ、５は読出／書込アドレス信号および読出／
書込等のコマンド信号を発生するアドレス／コマンド発
生部（Address ＆ Command Generater) 、６は読出／書
込アドレス信号およびコマンド信号をＳＤＲＡＭ１〜４
に供給するためのアドレス／コマンドバッファである。
【００１６】また、７−Ｗ，８−Ｗ，９−Ｗ，１０−Ｗ
はそれぞれＳＤＲＡＭ１〜４に書込データを供給するた
めの書込バッファ、７−Ｒ，８−Ｒ，９−Ｒ，１０−Ｒ
はそれぞれＳＤＲＡＭ１〜４から読出された読出データ
を出力するための読出バッファ、ＳＷ１は書込データを
ＳＤＲＡＭ１〜４のいずれかに供給するための書込選択
スイッチ、ＳＷ２はＳＤＲＡＭ１〜４のいずれかから読
み出した読出データを選択して出力するための読出選択
スイッチである。
はそれぞれＳＤＲＡＭ１〜４に書込データを供給するた
めの書込バッファ、７−Ｒ，８−Ｒ，９−Ｒ，１０−Ｒ
はそれぞれＳＤＲＡＭ１〜４から読出された読出データ
を出力するための読出バッファ、ＳＷ１は書込データを
ＳＤＲＡＭ１〜４のいずれかに供給するための書込選択
スイッチ、ＳＷ２はＳＤＲＡＭ１〜４のいずれかから読
み出した読出データを選択して出力するための読出選択
スイッチである。
【００１７】このように構成されたメモリ制御回路にお
いて、８ビット並列とされた書込データ（Write Data）
は、書込選択スイッチＳＷ１により書き込まれるＳＤＲ
ＡＭ１〜４が選択され、さらに書込バッファ７−Ｗ〜１
０−Ｗのいずれかを介して、アドレス／コマンド発生部
５から与えられるコマンドにより書き込み状態とされた
ＳＤＲＡＭ１〜４のいずれかに書き込まれるようにな
る。また、同時にアドレス／コマンド発生部５から与え
られるコマンドにより読み出し状態とされたＳＤＲＡＭ
１〜４のいずれかから読み出された読出データが読出バ
ッファ８−Ｒ〜１０−Ｒを介し、読出選択スイッチＳＷ
２により選択されて、８ビット並列とされた読出データ
（Read Data ）として出力される。
いて、８ビット並列とされた書込データ（Write Data）
は、書込選択スイッチＳＷ１により書き込まれるＳＤＲ
ＡＭ１〜４が選択され、さらに書込バッファ７−Ｗ〜１
０−Ｗのいずれかを介して、アドレス／コマンド発生部
５から与えられるコマンドにより書き込み状態とされた
ＳＤＲＡＭ１〜４のいずれかに書き込まれるようにな
る。また、同時にアドレス／コマンド発生部５から与え
られるコマンドにより読み出し状態とされたＳＤＲＡＭ
１〜４のいずれかから読み出された読出データが読出バ
ッファ８−Ｒ〜１０−Ｒを介し、読出選択スイッチＳＷ
２により選択されて、８ビット並列とされた読出データ
（Read Data ）として出力される。
【００１８】この場合、書き込まれたデータが読み出さ
れるまでの時間、すなわちアドレス／コマンド発生部５
から供給される書込アドレスと読み出しアドレスとのオ
フセット時間が、書込データに与えられるディレイ時間
とされる。次に、このメモリ制御回路の動作タイミング
図を図２に示すが、ＳＤＲＡＭ１のデータライン上のデ
ータをＤ１、ＳＤＲＡＭ２のデータライン上のデータを
Ｄ２、ＳＤＲＡＭ３のデータライン上のデータをＤ３、
ＳＤＲＡＭ４のデータライン上のデータをＤ４として示
している。
れるまでの時間、すなわちアドレス／コマンド発生部５
から供給される書込アドレスと読み出しアドレスとのオ
フセット時間が、書込データに与えられるディレイ時間
とされる。次に、このメモリ制御回路の動作タイミング
図を図２に示すが、ＳＤＲＡＭ１のデータライン上のデ
ータをＤ１、ＳＤＲＡＭ２のデータライン上のデータを
Ｄ２、ＳＤＲＡＭ３のデータライン上のデータをＤ３、
ＳＤＲＡＭ４のデータライン上のデータをＤ４として示
している。
【００１９】このタイミング図に示されるように、書込
／読出タイミングはクロック（CLK）に同期している。
ただし、クロックは略４クロックおきに図示されてい
る。また、例えばデータＤ１が書込データ（Write ）と
されている場合に、データＤ３が読出データ（Read Dat
a ）とされており、データＤ２が書込データ（Write ）
とされている場合に、データＤ４が読出データ（Read D
ata ）とされている。以降同様に、４つのデータＤ１〜
Ｄ４のうち１つが読出データとされて、同時に残るデー
タＤ１〜Ｄ４の１つが書込データとされている。すなわ
ち、ＳＤＲＡＭ１〜４の１チップが書込状態とされてお
り、同時に残りのうちの１チップが読出状態とされてい
る。この制御はアドレス／コマンド発生部５により行わ
れている。
／読出タイミングはクロック（CLK）に同期している。
ただし、クロックは略４クロックおきに図示されてい
る。また、例えばデータＤ１が書込データ（Write ）と
されている場合に、データＤ３が読出データ（Read Dat
a ）とされており、データＤ２が書込データ（Write ）
とされている場合に、データＤ４が読出データ（Read D
ata ）とされている。以降同様に、４つのデータＤ１〜
Ｄ４のうち１つが読出データとされて、同時に残るデー
タＤ１〜Ｄ４の１つが書込データとされている。すなわ
ち、ＳＤＲＡＭ１〜４の１チップが書込状態とされてお
り、同時に残りのうちの１チップが読出状態とされてい
る。この制御はアドレス／コマンド発生部５により行わ
れている。
【００２０】さらに、動作タイミングの詳細を図３に示
すが、この場合 Burst Lengh ＝８，ＣＡＳ Latensy＝
３に設定されている。また、このタイミング図は図２に
Ｔとして示すクロック１０からクロック３４までを拡大
して詳細に示している。このタイミング図において、Co
mmand −１はＳＤＲＡＭ１に与えられるコマンドであ
り、Command −３はＳＤＲＡＭ３に与えられるコマンド
であるが、このうち、Ａｃｔ１−Ａ，１−ＢはＳＤＲＡ
Ｍ１のバンクＡ，バンクＢをアクティブ状態とするコマ
ンドであり、Ａｃｔ３−Ａ，３−ＢはＳＤＲＡＭ３のバ
ンクＡ，バンクＢをアクティブ状態とするコマンドであ
る。
すが、この場合 Burst Lengh ＝８，ＣＡＳ Latensy＝
３に設定されている。また、このタイミング図は図２に
Ｔとして示すクロック１０からクロック３４までを拡大
して詳細に示している。このタイミング図において、Co
mmand −１はＳＤＲＡＭ１に与えられるコマンドであ
り、Command −３はＳＤＲＡＭ３に与えられるコマンド
であるが、このうち、Ａｃｔ１−Ａ，１−ＢはＳＤＲＡ
Ｍ１のバンクＡ，バンクＢをアクティブ状態とするコマ
ンドであり、Ａｃｔ３−Ａ，３−ＢはＳＤＲＡＭ３のバ
ンクＡ，バンクＢをアクティブ状態とするコマンドであ
る。
【００２１】さらに、Ｗｒ１−Ａ，１−ＢはＳＤＲＡＭ
１のバンクＡ，バンクＢに自動プリチャージを伴う書き
込みを行う書込状態とするコマンドであり、Ｒｅ３−
Ａ，３−ＢはＳＤＲＡＭ３のバンクＡ，バンクＢに自動
プリチャージを伴う読み出しを行う読出状態とするコマ
ンドである。また、アドレス（Address ）のうちＲ １
−Ａ，１−ＢはＳＤＲＡＭ１のバンクＡ，バンクＢの行
アドレス、Ｒ ３−Ａ，３−ＢはＳＤＲＡＭ３のバンク
Ａ，バンクＢの行アドレスであり、Ｃ １−Ａ，１−Ｂ
はＳＤＲＡＭ１のバンクＡ，バンクＢの列アドレス、Ｃ
３−Ａ，３−ＢはＳＤＲＡＭ３のバンクＡ，バンクＢ
の列アドレスである。
１のバンクＡ，バンクＢに自動プリチャージを伴う書き
込みを行う書込状態とするコマンドであり、Ｒｅ３−
Ａ，３−ＢはＳＤＲＡＭ３のバンクＡ，バンクＢに自動
プリチャージを伴う読み出しを行う読出状態とするコマ
ンドである。また、アドレス（Address ）のうちＲ １
−Ａ，１−ＢはＳＤＲＡＭ１のバンクＡ，バンクＢの行
アドレス、Ｒ ３−Ａ，３−ＢはＳＤＲＡＭ３のバンク
Ａ，バンクＢの行アドレスであり、Ｃ １−Ａ，１−Ｂ
はＳＤＲＡＭ１のバンクＡ，バンクＢの列アドレス、Ｃ
３−Ａ，３−ＢはＳＤＲＡＭ３のバンクＡ，バンクＢ
の列アドレスである。
【００２２】そこで、このタイミング図にそって説明す
ると、クロック１１のタイミングで発生されるコマンド
（Command −３）Ａｃｔ ３−ＡによりＳＤＲＡＭ３の
バンクＡがアクティブ状態とされると共に、同時に発生
されるアドレスＲ ３−ＡによりＳＤＲＡＭ３のバンク
Ａに行アドレスが設定され、次いで、クロック１４のタ
イミングで発生されるコマンド（Command −３）Ｒｅ
３−ＡによりＳＤＲＡＭ３のバンクＡが読出状態とされ
ると共に、同時に発生されるアドレスＣ ３−Ａにより
ＳＤＲＡＭ３のバンクＡに列アドレスが設定される。こ
れにより、クロック１４から３クロック目のクロック１
７のタイミングから８データからなる読出データＡ０，
Ａ１，Ａ２，・・・・Ａ７が連続してＳＤＲＡＭ３のバ
ンクＡから読み出されるようになる。
ると、クロック１１のタイミングで発生されるコマンド
（Command −３）Ａｃｔ ３−ＡによりＳＤＲＡＭ３の
バンクＡがアクティブ状態とされると共に、同時に発生
されるアドレスＲ ３−ＡによりＳＤＲＡＭ３のバンク
Ａに行アドレスが設定され、次いで、クロック１４のタ
イミングで発生されるコマンド（Command −３）Ｒｅ
３−ＡによりＳＤＲＡＭ３のバンクＡが読出状態とされ
ると共に、同時に発生されるアドレスＣ ３−Ａにより
ＳＤＲＡＭ３のバンクＡに列アドレスが設定される。こ
れにより、クロック１４から３クロック目のクロック１
７のタイミングから８データからなる読出データＡ０，
Ａ１，Ａ２，・・・・Ａ７が連続してＳＤＲＡＭ３のバ
ンクＡから読み出されるようになる。
【００２３】また、クロック１３のタイミングで発生さ
れるコマンド（Command −１）Ａｃｔ １−ＡによりＳ
ＤＲＡＭ１のバンクＡがアクティブ状態とされると共
に、同時に発生されるアドレスＲ １−ＡによりＳＤＲ
ＡＭ１のバンクＡに行アドレスが設定される。次いで、
クロック１６のタイミングでコマンド（Command −１）
Ｗｒ１−ＡとアドレスＣ １−Ａが発生されることによ
り、ＳＤＲＡＭ１のバンクＡが書込状態とされると共
に、そのバンクＡに列アドレスが設定される。これによ
り、このクロック１６のタイミングから書込データＡ
０，Ａ１，Ａ２，・・・・Ａ７が連続して８データＳＤ
ＲＡＭ１のバンクＡに書き込まれるようになる。
れるコマンド（Command −１）Ａｃｔ １−ＡによりＳ
ＤＲＡＭ１のバンクＡがアクティブ状態とされると共
に、同時に発生されるアドレスＲ １−ＡによりＳＤＲ
ＡＭ１のバンクＡに行アドレスが設定される。次いで、
クロック１６のタイミングでコマンド（Command −１）
Ｗｒ１−ＡとアドレスＣ １−Ａが発生されることによ
り、ＳＤＲＡＭ１のバンクＡが書込状態とされると共
に、そのバンクＡに列アドレスが設定される。これによ
り、このクロック１６のタイミングから書込データＡ
０，Ａ１，Ａ２，・・・・Ａ７が連続して８データＳＤ
ＲＡＭ１のバンクＡに書き込まれるようになる。
【００２４】さらに、クロック１９のタイミングで発生
されるコマンド（Command −３）Ａｃｔ ３−Ｂにより
ＳＤＲＡＭ３のバンクＢがアクティブ状態とされると共
に、同時に発生されるアドレスＲ ３−ＢによりＳＤＲ
ＡＭ３のバンクＢに行アドレスが設定され、次いで、ク
ロック２２のタイミングで発生されるコマンド（Comman
d −３）Ｒｅ ３−ＢによりＳＤＲＡＭ３のバンクＢが
読出状態とされると共に、同時に発生されるアドレスＣ
３−ＢによりＳＤＲＡＭ３のバンクＢに列アドレスが
設定される。これにより、クロック２２から３クロック
目のクロック２５のタイミングから８データからなる読
出データＢ０，Ｂ１，Ｂ２，・・・・Ｂ７が連続してＳ
ＤＲＡＭ３のバンクＢから読み出されるようになる。
されるコマンド（Command −３）Ａｃｔ ３−Ｂにより
ＳＤＲＡＭ３のバンクＢがアクティブ状態とされると共
に、同時に発生されるアドレスＲ ３−ＢによりＳＤＲ
ＡＭ３のバンクＢに行アドレスが設定され、次いで、ク
ロック２２のタイミングで発生されるコマンド（Comman
d −３）Ｒｅ ３−ＢによりＳＤＲＡＭ３のバンクＢが
読出状態とされると共に、同時に発生されるアドレスＣ
３−ＢによりＳＤＲＡＭ３のバンクＢに列アドレスが
設定される。これにより、クロック２２から３クロック
目のクロック２５のタイミングから８データからなる読
出データＢ０，Ｂ１，Ｂ２，・・・・Ｂ７が連続してＳ
ＤＲＡＭ３のバンクＢから読み出されるようになる。
【００２５】また、クロック２１のタイミングで発生さ
れるコマンド（Command −１）Ａｃｔ １−ＢによりＳ
ＤＲＡＭ１のバンクＢがアクティブ状態とされると共
に、同時に発生されるアドレスＲ １−ＢによりＳＤＲ
ＡＭ１のバンクＢに行アドレスが設定される。次いで、
クロック２４のタイミングでコマンド（Command −１）
Ｗｒ１−ＢとアドレスＣ １−Ｂが発生されることによ
り、ＳＤＲＡＭ１のバンクＢが書込状態とされると共
に、バンクＢに列アドレスが設定される。これにより、
このクロック２４のタイミングから書込データＢ０，Ｂ
１，Ｂ２，・・・・Ｂ７が連続して８データＳＤＲＡＭ
１のバンクＢに書き込まれるようになる。
れるコマンド（Command −１）Ａｃｔ １−ＢによりＳ
ＤＲＡＭ１のバンクＢがアクティブ状態とされると共
に、同時に発生されるアドレスＲ １−ＢによりＳＤＲ
ＡＭ１のバンクＢに行アドレスが設定される。次いで、
クロック２４のタイミングでコマンド（Command −１）
Ｗｒ１−ＢとアドレスＣ １−Ｂが発生されることによ
り、ＳＤＲＡＭ１のバンクＢが書込状態とされると共
に、バンクＢに列アドレスが設定される。これにより、
このクロック２４のタイミングから書込データＢ０，Ｂ
１，Ｂ２，・・・・Ｂ７が連続して８データＳＤＲＡＭ
１のバンクＢに書き込まれるようになる。
【００２６】このように、本発明のメモリ制御回路によ
れば、１つのバンクで８個の連続データの書込／読出を
同時に行うことができ、Ａ，Ｂ両バンクから連続して１
６個の連続データの書込／読出を同時に行うことができ
る。また、図３に示すように書込と読出のコマンド及び
アドレスは時間軸上で衝突しないように適切に配置され
ている。この場合、読出データは書込データに対し１ク
ロックずれて読み出される。なお、前記図１に示すよう
にＳＤＲＡＭ１〜４により８Ｍワードのメモリ空間が構
成されており、最大８Ｍワードのディレイを持たせられ
る。これは入力データが画像データとされた場合、画像
データの１フレームが約１Ｍワードとされているため、
最大８フレーム分のディレイを持たせられることに相当
する。そして、目的とするディレイ量を設定するには読
出アドレスに、書込アドレスに対しディレイ量分だけの
オフセット時間を与えるようにすれば良い。その設定は
１６クロック単位で行うことができる。
れば、１つのバンクで８個の連続データの書込／読出を
同時に行うことができ、Ａ，Ｂ両バンクから連続して１
６個の連続データの書込／読出を同時に行うことができ
る。また、図３に示すように書込と読出のコマンド及び
アドレスは時間軸上で衝突しないように適切に配置され
ている。この場合、読出データは書込データに対し１ク
ロックずれて読み出される。なお、前記図１に示すよう
にＳＤＲＡＭ１〜４により８Ｍワードのメモリ空間が構
成されており、最大８Ｍワードのディレイを持たせられ
る。これは入力データが画像データとされた場合、画像
データの１フレームが約１Ｍワードとされているため、
最大８フレーム分のディレイを持たせられることに相当
する。そして、目的とするディレイ量を設定するには読
出アドレスに、書込アドレスに対しディレイ量分だけの
オフセット時間を与えるようにすれば良い。その設定は
１６クロック単位で行うことができる。
【００２７】さらに前記したように、本発明のメモリ制
御回路は書込選択スイッチＳＷ１を切り替えることによ
り、入力される書込データを途切れることなくＳＤＲＡ
Ｍ１〜４に書き込むことができると共に、読出選択スイ
ッチＳＷ２を切り替えることにより、ＳＤＲＡＭ１〜４
から読み出されるデータを途切れることなく出力するこ
とができる。この場合、４つのＳＤＲＡＭ１から４への
アドレス、コマンド及びデータの選択は、それぞれのチ
ップセレクト信号により特定のチップが選択されること
により行われる。
御回路は書込選択スイッチＳＷ１を切り替えることによ
り、入力される書込データを途切れることなくＳＤＲＡ
Ｍ１〜４に書き込むことができると共に、読出選択スイ
ッチＳＷ２を切り替えることにより、ＳＤＲＡＭ１〜４
から読み出されるデータを途切れることなく出力するこ
とができる。この場合、４つのＳＤＲＡＭ１から４への
アドレス、コマンド及びデータの選択は、それぞれのチ
ップセレクト信号により特定のチップが選択されること
により行われる。
【００２８】また、各ＳＤＲＡＭ１〜４のデータの切り
替えは１６クロックごとに行われているが、同時に動作
しているのは２つのチップだけであり、しかも読出／書
込を同時に行いながらクロック周波数の上昇を伴うこと
がないので、消費電力を低くすることができる。このよ
うに、本発明の制御回路は比較的簡単なハードウェアに
より、高速でかつ低価格なＦＩＦＯメモリを構成するこ
とができる。
替えは１６クロックごとに行われているが、同時に動作
しているのは２つのチップだけであり、しかも読出／書
込を同時に行いながらクロック周波数の上昇を伴うこと
がないので、消費電力を低くすることができる。このよ
うに、本発明の制御回路は比較的簡単なハードウェアに
より、高速でかつ低価格なＦＩＦＯメモリを構成するこ
とができる。
【００２９】なお、本発明の制御回路はディスクリート
デバイスにより構成しても良いが、ＩＣにより構成する
こともでき、ＳＤＲＡＭを組み込んだ専用ＩＣからなる
ＦＩＦＯメモリとすることもできる。さらに、ＳＤＲＡ
Ｍは４チップ以上用いて種々の容量のメモリ空間を持つ
メモリを構成することも、また Burst Lengh 、ＣＡＳ
Latensyも種々設定することができる。
デバイスにより構成しても良いが、ＩＣにより構成する
こともでき、ＳＤＲＡＭを組み込んだ専用ＩＣからなる
ＦＩＦＯメモリとすることもできる。さらに、ＳＤＲＡ
Ｍは４チップ以上用いて種々の容量のメモリ空間を持つ
メモリを構成することも、また Burst Lengh 、ＣＡＳ
Latensyも種々設定することができる。
【００３０】
【発明の効果】本発明は以上のように構成したので、複
数のＳＤＲＡＭにより構成した大容量メモリを適切に制
御することができ、高速かつ大容量のＦＩＦＯメモリを
実現することができる。また、そのためのハードウェア
を比較的簡単に構成することができると共に、低消費電
力とすることができる。
数のＳＤＲＡＭにより構成した大容量メモリを適切に制
御することができ、高速かつ大容量のＦＩＦＯメモリを
実現することができる。また、そのためのハードウェア
を比較的簡単に構成することができると共に、低消費電
力とすることができる。
【図１】本発明のメモリ制御回路を適用したメモリシス
テムの構成を示すブロック図である。
テムの構成を示すブロック図である。
【図２】本発明のメモリ制御回路の動作タイミングを示
す図である。
す図である。
【図３】図２に示す動作タイミングをより詳細に示す動
作タイミングを示す図である。
作タイミングを示す図である。
【図４】従来のメモリシステムの構成を示す図である。
【図５】従来のメモリシステムの動作タイミング図を示
す図である。
す図である。
１〜４ ＳＤＲＡＭ ５ アドレス／コマンド発生部 ６ アドレス／コマンドバッファ ７−Ｗ，８−Ｗ，９−Ｗ，１０−Ｗ 書込バッファ ７−Ｒ，８−Ｒ，９−Ｒ，１０−Ｒ 読出バッファ ＳＷ１ 書込選択スイッチ ＳＷ２ 読出選択スイッチ
Claims (2)
- 【請求項１】 複数のＳＤＲＡＭに、入力データを順次
切り替えて書き込む書込手段と、 前記複数のＳＤＲＡＭに共通に接続されていると共に、
前記複数のＳＤＲＡＭのいずれかを選択して時間的に重
複しないアドレスとコマンドを供給するアドレス／コマ
ンド発生手段と、 前記複数のＳＤＲＡＭから出力データを順次切り替えて
読み出す読出手段とを備え、 前記アドレス／コマンド発生手段から供給される前記コ
マンドに応じて、前記複数のＳＤＲＡＭの夫々が書き込
み／読出し状態に制御されると共に、供給される同一デ
ータに対する書込アドレスと、読出アドレスとのオフセ
ット時間により前記入力データを任意に遅延して前記出
力データとして読み出すようにしたことを特徴とするメ
モリ制御回路。 - 【請求項２】 前記複数のＳＤＲＡＭのいずれかが、前
記入力データが書き込まれる書き込み状態とされている
時に、同時に前記複数のＳＤＲＡＭの残りの一つが、前
記出力データが読み出される読み出し状態とされるよう
に、前記アドレス／コマンド発生手段が前記複数のＳＤ
ＲＡＭを制御するようにしたことを特徴とする請求項１
記載のメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7030258A JPH08202618A (ja) | 1995-01-27 | 1995-01-27 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7030258A JPH08202618A (ja) | 1995-01-27 | 1995-01-27 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08202618A true JPH08202618A (ja) | 1996-08-09 |
Family
ID=12298689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7030258A Withdrawn JPH08202618A (ja) | 1995-01-27 | 1995-01-27 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08202618A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003019351A3 (en) * | 2001-08-23 | 2004-02-19 | Integrated Device Tech | Fifo memory devices having single data rate (sdr) and dual data rate (ddr) capability |
| US7082071B2 (en) | 2001-08-23 | 2006-07-25 | Integrated Device Technology, Inc. | Integrated DDR/SDR flow control managers that support multiple queues and MUX, DEMUX and broadcast operating modes |
| US7120075B1 (en) | 2003-08-18 | 2006-10-10 | Integrated Device Technology, Inc. | Multi-FIFO integrated circuit devices that support multi-queue operating modes with enhanced write path and read path queue switching |
-
1995
- 1995-01-27 JP JP7030258A patent/JPH08202618A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003019351A3 (en) * | 2001-08-23 | 2004-02-19 | Integrated Device Tech | Fifo memory devices having single data rate (sdr) and dual data rate (ddr) capability |
| US6778454B2 (en) | 2001-08-23 | 2004-08-17 | Integrated Device Technology, Inc. | FIFO memory devices that support all combinations of DDR and SDR read and write modes |
| US6795360B2 (en) | 2001-08-23 | 2004-09-21 | Integrated Device Technology, Inc. | Fifo memory devices that support all four combinations of DDR or SDR write modes with DDR or SDR read modes |
| US7082071B2 (en) | 2001-08-23 | 2006-07-25 | Integrated Device Technology, Inc. | Integrated DDR/SDR flow control managers that support multiple queues and MUX, DEMUX and broadcast operating modes |
| CN100419667C (zh) * | 2001-08-23 | 2008-09-17 | 集成装置技术公司 | 具有单倍数据率和双倍数据率功能的先入先出存储装置 |
| US7120075B1 (en) | 2003-08-18 | 2006-10-10 | Integrated Device Technology, Inc. | Multi-FIFO integrated circuit devices that support multi-queue operating modes with enhanced write path and read path queue switching |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |