JPS60206317A - データ処理装置 - Google Patents
データ処理装置Info
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- JPS60206317A JPS60206317A JP60044946A JP4494685A JPS60206317A JP S60206317 A JPS60206317 A JP S60206317A JP 60044946 A JP60044946 A JP 60044946A JP 4494685 A JP4494685 A JP 4494685A JP S60206317 A JPS60206317 A JP S60206317A
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- Japan
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- data processing
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- 230000011664 signaling Effects 0.000 claims 1
- 230000006870 function Effects 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 2
- 101100028092 Drosophila melanogaster Or22a gene Proteins 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
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- 230000000737 periodic effect Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/355—Indexed addressing
- G06F9/3552—Indexed addressing using wraparound, e.g. modulo or circular addressing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリに内容が変わる主レジスタから由来する
アドレス符号を供給するアドレッシング要素を具え、こ
の主レジスタに主レジスタの内容を(+W圧するための
インクリメンテ−ジョン回路及びローディング回路が接
続され、前記アドレッシング要素が2個の補助レジスタ
を具え、その一方が主レジスタの内容が到達できる最小
値を蓄ねえ、他方の補助レジスタが主レジスタが到達で
きる最大値を蓄わえ、また主レジスタの内容をテストす
る比較回路を具えるデータ処理装置に関するものである
。
アドレス符号を供給するアドレッシング要素を具え、こ
の主レジスタに主レジスタの内容を(+W圧するための
インクリメンテ−ジョン回路及びローディング回路が接
続され、前記アドレッシング要素が2個の補助レジスタ
を具え、その一方が主レジスタの内容が到達できる最小
値を蓄ねえ、他方の補助レジスタが主レジスタが到達で
きる最大値を蓄わえ、また主レジスタの内容をテストす
る比較回路を具えるデータ処理装置に関するものである
。
このようなデータ処理装置は広く使用されており、特に
固定形又は適応形トランスバーサルデータ伝送フィルタ
の機能を行うために使用されている。順次のアドレスに
おいてメモリはろ波さるべき信号のディジタル形態の種
々のザンプルを含め、信号を処理するためにこれらのザ
ンブルを蓄ねえている記憶位置を巡回的にアドレスし、
IIAMタイプメモリ内のシフトレジスタをシミュレー
トすることが必要である。
固定形又は適応形トランスバーサルデータ伝送フィルタ
の機能を行うために使用されている。順次のアドレスに
おいてメモリはろ波さるべき信号のディジタル形態の種
々のザンプルを含め、信号を処理するためにこれらのザ
ンブルを蓄ねえている記憶位置を巡回的にアドレスし、
IIAMタイプメモリ内のシフトレジスタをシミュレー
トすることが必要である。
上述した種類のデータ処理装置は1982年3月3.4
.5日にフランスのパリで開催された音響、音声及び信
号処理のアイ・イー・イー・イーの国際会議の論文集の
第2巻に載っているエム・ヤノ。
.5日にフランスのパリで開催された音響、音声及び信
号処理のアイ・イー・イー・イーの国際会議の論文集の
第2巻に載っているエム・ヤノ。
チー・イノウニ、チー・センパの論文[アン エルニス
アイ シグナル プロセッサ」(八n 1.STSig
nal Processor)に記載されている。
アイ シグナル プロセッサ」(八n 1.STSig
nal Processor)に記載されている。
而してこの既知の装置では比較回路が主レジスタの内容
を最大値を蓄わえている補助レジスタの内容と比較して
いる。この結果、実際には主レジスタの内容を何時も同
じ方向に修正しなければならない。
を最大値を蓄わえている補助レジスタの内容と比較して
いる。この結果、実際には主レジスタの内容を何時も同
じ方向に修正しなければならない。
本発明の目的は主レジスタの内容を両方向に修正できる
冒頭に述べた種類のデータ処理装置を提供するにある。
冒頭に述べた種類のデータ処理装置を提供するにある。
この目的を達成するため、本発明に係るデータ処理装置
は、比較回路と協彷するローディング回路が主レジスタ
にそれが最大値を蓄ねえている時最小値をロードし、最
小値を蓄わえている時最大値をロードすることを特徴と
する。
は、比較回路と協彷するローディング回路が主レジスタ
にそれが最大値を蓄ねえている時最小値をロードし、最
小値を蓄わえている時最大値をロードすることを特徴と
する。
本発明の一つの重要な利点はアドレッシング要素がパイ
プラインモードで動作するプロセッサと共に働らくのに
非常によく適していることである。
プラインモードで動作するプロセッサと共に働らくのに
非常によく適していることである。
この動作モードではパイプライン効果のため結果が遅延
を伴なって到達する。このためフィルタリング アルゴ
リズムでパイプラインモードを用いると2個の異なる瞬
時に同じデータに2個の処理を施すことが必要となり、
これは主レジスタが意のままにインクリメントされたり
デクリメントされねばならないことを含意する。
を伴なって到達する。このためフィルタリング アルゴ
リズムでパイプラインモードを用いると2個の異なる瞬
時に同じデータに2個の処理を施すことが必要となり、
これは主レジスタが意のままにインクリメントされたり
デクリメントされねばならないことを含意する。
それ故、本発明は最大及び最小アドレス符号値の近傍で
すら用いることができ、これにより使用さるべきメモリ
セクションの選択のフレキシビリティが増す。
すら用いることができ、これにより使用さるべきメモリ
セクションの選択のフレキシビリティが増す。
本発明の一つの重要な特徴は、アドレッシング要素が命
令バスとデータバスとを具えるマイクロプロセッサシス
テム(装置)と協彷でき、主レジスタの出力端子とデー
タバス吉の間に接続手段を設け、マイクロプロセッサシ
ステムのメモリ内で主レジスタの内容を省け、同じシス
テムによりいくつもの独立なトランスバーサルフィルタ
の機能を実現できることである。
令バスとデータバスとを具えるマイクロプロセッサシス
テム(装置)と協彷でき、主レジスタの出力端子とデー
タバス吉の間に接続手段を設け、マイクロプロセッサシ
ステムのメモリ内で主レジスタの内容を省け、同じシス
テムによりいくつもの独立なトランスバーサルフィルタ
の機能を実現できることである。
図面につき本発明の詳細な説明する。
第1図に示すデータ処理装置1はマイクロプロセ・2サ
システム2と協彷するように意図されいている。このマ
イクロプロセッサシステJ、2はレジスタR1から由来
し、ハスRIISIを介して送られてくる命令に基づい
て動作し、データ(マイクロプロセッサシステム2によ
る計算の結果)ばバス+11151)上に現われる。デ
ータ処理装置1は出力端子5からメモ1月Oのためのア
ドレス符号を供給する。このアドレス符号は主レジスタ
と呼ばれるレジスタ20から由来する。レジスタ20の
内容はローディング回路22の制御の下に修正できるが
、この目的でiコーディング回路22からリード線LA
rlを介してレジスタ20にロード制御信号が加えられ
る。
システム2と協彷するように意図されいている。このマ
イクロプロセッサシステJ、2はレジスタR1から由来
し、ハスRIISIを介して送られてくる命令に基づい
て動作し、データ(マイクロプロセッサシステム2によ
る計算の結果)ばバス+11151)上に現われる。デ
ータ処理装置1は出力端子5からメモ1月Oのためのア
ドレス符号を供給する。このアドレス符号は主レジスタ
と呼ばれるレジスタ20から由来する。レジスタ20の
内容はローディング回路22の制御の下に修正できるが
、この目的でiコーディング回路22からリード線LA
rlを介してレジスタ20にロード制御信号が加えられ
る。
データ処理装置1は2個の補助レジスタを具えるが、そ
の一方は符号30を付してあり、そこから主レジスタの
内容が修正される最小値を蓄わえるのに役立ら、他方の
補助レジスタ35は主レジスタが到達できる最大値を蓄
わえるのに役立つ。また「1−ディング回路22と協彷
する比較回路37を設ける。この比較回路37の一方の
入力端子は並列にレジスタ20の出力端子に接続する。
の一方は符号30を付してあり、そこから主レジスタの
内容が修正される最小値を蓄わえるのに役立ら、他方の
補助レジスタ35は主レジスタが到達できる最大値を蓄
わえるのに役立つ。また「1−ディング回路22と協彷
する比較回路37を設ける。この比較回路37の一方の
入力端子は並列にレジスタ20の出力端子に接続する。
本質的に加算器38により形成されているインクリメン
テ−ジョン回路がメモリに蓄わえられている値を±Δだ
け変えるのに用いられる。ランチタイプレジスタ39が
レジスタ20の複数個の出力端子とメモリ10のアドレ
ス符号入力端子に接続されている出力端子5との間のイ
ンターフェースとして役立つ。このレジスタ39ば信号
1の値が「0」の時導通状態にセノ1〜される。
テ−ジョン回路がメモリに蓄わえられている値を±Δだ
け変えるのに用いられる。ランチタイプレジスタ39が
レジスタ20の複数個の出力端子とメモリ10のアドレ
ス符号入力端子に接続されている出力端子5との間のイ
ンターフェースとして役立つ。このレジスタ39ば信号
1の値が「0」の時導通状態にセノ1〜される。
本発明によれば、比較回路37と協荀するローディング
回路22ば主レジスタ20にそれが最大値を蓄わえてい
る時(レジスタ30に蓄わえられている)最小値をロー
ドし、それが最小値を蓄わえている時(レジスタ35に
蓄わえられる)最大値をロードするのに役立つ。
回路22ば主レジスタ20にそれが最大値を蓄わえてい
る時(レジスタ30に蓄わえられている)最小値をロー
ドし、それが最小値を蓄わえている時(レジスタ35に
蓄わえられる)最大値をロードするのに役立つ。
ローディング動作とインクリメンテ−ジョン動作とは4
個の入力端子口、 E2. IE3及びE4を具える第
1のマルチプレクサ40により行なわれる。入力端子E
1はデュアル入力端子マルチプレクサ44の出力端子S
に接続され、入力端子F、24才バスBIISIに接続
され、入力端子P、3ばバスBIISrlに接続され、
入力端子E4は加算器38の出力端子に接続される。こ
れらの入力端子E1〜I!4の一つをマルチプレクサ4
4の出力端子Sに接続することは2個の指令MIIX4
1゜MUX42により制御される。マルチプレクサ44
の入力端子E1及び[2は別のマルチプレクサ46の入
力端子El及び[!2と結合される。マルチプレクサ4
4及び46の入力端子口はレジスタ35の出力端子に並
列に接続され、マルチプレクサ44及び46の入力端子
[!2 !はレジスタ30の出力端子に接続される。レ
ジスタ20、30及び35の並列入力端子は全てマルチ
プレクサ40の出力端子Sに接続する。マルチプレクサ
46は信M’ C3により、マルチプレクサ44は論理
信号インバータ49により得られる信号口により制御さ
れる。即ち、C3の一方の値によりマルチプレクサ46
の入力端子E1と出力端子Sとの間の接続ができ、C3
の他方の値によりマルチプレクサ44の入力端子B2と
出力端子Sとの間の接続ができる。
個の入力端子口、 E2. IE3及びE4を具える第
1のマルチプレクサ40により行なわれる。入力端子E
1はデュアル入力端子マルチプレクサ44の出力端子S
に接続され、入力端子F、24才バスBIISIに接続
され、入力端子P、3ばバスBIISrlに接続され、
入力端子E4は加算器38の出力端子に接続される。こ
れらの入力端子E1〜I!4の一つをマルチプレクサ4
4の出力端子Sに接続することは2個の指令MIIX4
1゜MUX42により制御される。マルチプレクサ44
の入力端子E1及び[2は別のマルチプレクサ46の入
力端子El及び[!2と結合される。マルチプレクサ4
4及び46の入力端子口はレジスタ35の出力端子に並
列に接続され、マルチプレクサ44及び46の入力端子
[!2 !はレジスタ30の出力端子に接続される。レ
ジスタ20、30及び35の並列入力端子は全てマルチ
プレクサ40の出力端子Sに接続する。マルチプレクサ
46は信M’ C3により、マルチプレクサ44は論理
信号インバータ49により得られる信号口により制御さ
れる。即ち、C3の一方の値によりマルチプレクサ46
の入力端子E1と出力端子Sとの間の接続ができ、C3
の他方の値によりマルチプレクサ44の入力端子B2と
出力端子Sとの間の接続ができる。
レジスタ20の並列な出力端子は、前述したように、比
較回路37の第1の入力端子に接続されるが、比較回路
37の第2の入力端子はマルチプレクサ46の出力端子
Sに接続される。
較回路37の第1の入力端子に接続されるが、比較回路
37の第2の入力端子はマルチプレクサ46の出力端子
Sに接続される。
斯くして本発明はアドレスを巡回的にアドレッシングす
る手段を与える。これはメモリポインタをΔだけインク
リメントするための簡単な命令を用いて、最大アドレス
値ADHから最小アドレス値へ〇mへの進行、即ち、順
次にADM、 ADM−Δ・・・^DI11+Δ。
る手段を与える。これはメモリポインタをΔだけインク
リメントするための簡単な命令を用いて、最大アドレス
値ADHから最小アドレス値へ〇mへの進行、即ち、順
次にADM、 ADM−Δ・・・^DI11+Δ。
ADm、 Al1M、 ADM−Δ・・・又は最小アド
レス値ADmから最大アドレス値ADHへの進行、即ち
、ADm、八〇m+Δ。
レス値ADmから最大アドレス値ADHへの進行、即ち
、ADm、八〇m+Δ。
・・・、AIlM−Δ、^IBM、^I1m、八〇m+
Δ、・・・が行なわれることを意味する。Δは代表4f
i:0,1.・・・を有する。
Δ、・・・が行なわれることを意味する。Δは代表4f
i:0,1.・・・を有する。
オペランドが、例えば、7ビツトにより定義される加算
器38は桁−1二げ入力端子Rを具える。1個のオペラ
ンドに対し値Δ2を桁上げ入力端子Rと6個の上位の入
力端子とに加える。第7番目の入力端子は値Δ1を受け
取る。他のオペランドに対する7つの入力端子はレジス
タ20の1lff1列な出力端子に接続する。
器38は桁−1二げ入力端子Rを具える。1個のオペラ
ンドに対し値Δ2を桁上げ入力端子Rと6個の上位の入
力端子とに加える。第7番目の入力端子は値Δ1を受け
取る。他のオペランドに対する7つの入力端子はレジス
タ20の1lff1列な出力端子に接続する。
レジスタ20の並列な出力端子は信号SVGにより制御
される一部の3状態増幅器52を介してバスB II
S Ilにも接続される。斯くしてレジスタ20の内容
はマイクロプロセッサ2の一部を形成するメモリMEM
の位憶位置で節約される。こうなるといくつかの独立な
処理が実行できる。意図された用途では、いくつかのト
ランスバーサルフィルタの機能が行なえる。
される一部の3状態増幅器52を介してバスB II
S Ilにも接続される。斯くしてレジスタ20の内容
はマイクロプロセッサ2の一部を形成するメモリMEM
の位憶位置で節約される。こうなるといくつかの独立な
処理が実行できる。意図された用途では、いくつかのト
ランスバーサルフィルタの機能が行なえる。
クロック70がマイクロプロセッサ2の処理速度を制御
する信号を供給する。このクロック70から2個の周期
信号が導びかれる。ハスnust上に命令0 が現われる速度を決める信号φ1と、周波数が前者の信
号の周波数の2倍である信号Foとである。
する信号を供給する。このクロック70から2個の周期
信号が導びかれる。ハスnust上に命令0 が現われる速度を決める信号φ1と、周波数が前者の信
号の周波数の2倍である信号Foとである。
これらの信号はローディング回路22で用いられる。
ローディング回路22ばプログラムされた論理アレー8
0により形成されるが、これはハスBUSIにより送ら
れるデータと信号FOとに基づいて信号S1〜S6と、
Caと、SVG と、Δ1と、Δ2とを供給する。
0により形成されるが、これはハスBUSIにより送ら
れるデータと信号FOとに基づいて信号S1〜S6と、
Caと、SVG と、Δ1と、Δ2とを供給する。
3個の八Nl)ゲート81.82及び83ばレジスタ3
5.30及び22のためのローディング信号1、MAX
、 LMIN及びLADを供給する。これらのへNDゲ
ー1−の3個の入力端子のうちの2個は信号ψ1とFO
を受け取り、第3の入力端子が夫々信号Sl、 S2及
びS3を受け取る。第4のAN11ゲート84は一方の
入力端子で信号S4を受け取り、他方の入力端子で比較
回路37の出力信号CMPを受け取る。ORゲート85
及び86は符号MIIXI及びM 11 X 2を与え
る。これらのORゲートの一方の入力端子はANDゲー
ト84の出力端子に接続され、他方の入力端子は夫々信
号S5及びS6を受け取る。
5.30及び22のためのローディング信号1、MAX
、 LMIN及びLADを供給する。これらのへNDゲ
ー1−の3個の入力端子のうちの2個は信号ψ1とFO
を受け取り、第3の入力端子が夫々信号Sl、 S2及
びS3を受け取る。第4のAN11ゲート84は一方の
入力端子で信号S4を受け取り、他方の入力端子で比較
回路37の出力信号CMPを受け取る。ORゲート85
及び86は符号MIIXI及びM 11 X 2を与え
る。これらのORゲートの一方の入力端子はANDゲー
ト84の出力端子に接続され、他方の入力端子は夫々信
号S5及びS6を受け取る。
論理アレー80は下記の論理式が成立するようにプログ
ラムされる。
ラムされる。
1
Sl−Io−11・I2・I3・1゛4S2 =Iol
+Iz・I3・In S、 −I。−T、・I2・I2[1−I2.・l31
To−T1・11S、−T。−Tl ’ Ia・I25 S、−T。−T1・T、+’l’0・T156=(o−
1,+To −Tl Ca −To ’ Tl ’ T2a SVG −(IoT+Iz”Ta・Tn15T61el
、)・1Δ+ ””ro−1+ ・12−、 ・I24
→−1o−It ・Tzs ・124Δ2−IO・1
1・12゜ これらの残肉の記号[・J 4;t:論理へNII動作
を示し、記号「−ト」は論理oI?動作を示す。変数1
.はバスBustにより転達されるビットの値を表わす
。
+Iz・I3・In S、 −I。−T、・I2・I2[1−I2.・l31
To−T1・11S、−T。−Tl ’ Ia・I25 S、−T。−T1・T、+’l’0・T156=(o−
1,+To −Tl Ca −To ’ Tl ’ T2a SVG −(IoT+Iz”Ta・Tn15T61el
、)・1Δ+ ””ro−1+ ・12−、 ・I24
→−1o−It ・Tzs ・124Δ2−IO・1
1・12゜ これらの残肉の記号[・J 4;t:論理へNII動作
を示し、記号「−ト」は論理oI?動作を示す。変数1
.はバスBustにより転達されるビットの値を表わす
。
本発明を正しく理解するために、下記の表■はCaの関
数としてマルチプレクサ46及び44により作られる接
続を示し、表■は符号MIIX42の関数としてマルチ
プレクサ40により作られる接続を示す。
数としてマルチプレクサ46及び44により作られる接
続を示し、表■は符号MIIX42の関数としてマルチ
プレクサ40により作られる接続を示す。
9
本発明装置の動作を説明するために、第2図に示す種々
の命令JO,月、 I2. I3及びI4を用いる。問
題とする全ての命令は■。−131として示した32個
のピントにより形成される。
の命令JO,月、 I2. I3及びI4を用いる。問
題とする全ての命令は■。−131として示した32個
のピントにより形成される。
データ処理袋W1を初期化するため、命令JO及び月を
用いることが必要となるが、JOはTo−1+”Ig=
1゜T3=14=0であり、JOはI。−11−■2=
1.■4=1であるこ3 とを夫々特徴とする。これらの命令JO及び月はレジス
タ30及び35に、ピッl’li+ 〜119で決まる
値rMINJ及びrMAχ」を夫々ロードできるように
する。
用いることが必要となるが、JOはTo−1+”Ig=
1゜T3=14=0であり、JOはI。−11−■2=
1.■4=1であるこ3 とを夫々特徴とする。これらの命令JO及び月はレジス
タ30及び35に、ピッl’li+ 〜119で決まる
値rMINJ及びrMAχ」を夫々ロードできるように
する。
レジスタ20をロードするために命令J2を用いるが、
これは■。−L TI=12=O,I211=1. I
tq−0,131=1であることを特徴とする。
これは■。−L TI=12=O,I211=1. I
tq−0,131=1であることを特徴とする。
レジスタ20にロードされる値はハスBUSDを介して
到達し、処理の開始時にAD旧NとAl11’lAXと
の間の任意の値をとり得る。
到達し、処理の開始時にAD旧NとAl11’lAXと
の間の任意の値をとり得る。
時分割でいくつかのトランスバーサルフィルタの機能を
実現するために同じデータ処理装置を用いる時は、レジ
スタ20の値は各フィルタ毎にマイクロプロセッサのメ
モリMIからフェッチし、処理の終了後にレジスタ20
の内容を次の期間のためにメモリに蓄わえる。
実現するために同じデータ処理装置を用いる時は、レジ
スタ20の値は各フィルタ毎にマイクロプロセッサのメ
モリMIからフェッチし、処理の終了後にレジスタ20
の内容を次の期間のためにメモリに蓄わえる。
命令J3はピッ(I2sで定まるインクリメンテ−ジョ
ン値Δを与え、その正又番才負の符号はビットh4の値
により与えられる。命令J4はメモリMI内でレジスタ
20の内容を省くのに用いられる。命4 令、13はI。−11・0を特徴とし、命令J4は■。
ン値Δを与え、その正又番才負の符号はビットh4の値
により与えられる。命令J4はメモリMI内でレジスタ
20の内容を省くのに用いられる。命4 令、13はI。−11・0を特徴とし、命令J4は■。
・1.I1・0゜I2・L 13=14=0.15=1
.16・0を特徴とする。
.16・0を特徴とする。
今度は第3図に示す時間線図につきアドレッシング要素
の動作を説明する。
の動作を説明する。
信号φ1の立下り縁の直後に命令JO,J’L J2.
・・・J3・・・J4がレジスタR1に到達する。
・・・J3・・・J4がレジスタR1に到達する。
瞬時t。において、命令JOがデコードされ、信号Mt
lX41と■口X42とがマルチプレクサ40内でE2
からSへの伝達が行なわれるような値をとり、瞬時t1
でレジスタ30にマルチプレクサ40の出力データがロ
ードされる。
lX41と■口X42とがマルチプレクサ40内でE2
からSへの伝達が行なわれるような値をとり、瞬時t1
でレジスタ30にマルチプレクサ40の出力データがロ
ードされる。
次のサイクルにおいては、命令J1がデコードされ、マ
ルチプレクサ40の位置はE2をその出力端子Sに伝達
する位置にとどまる。次に、瞬時t2においてレジスタ
35にレジスタ20が到達できる最大値がロードされる
。次のサイクルにおいて命令J2がデコードされること
による影響の下にマルチプレクサ40によりE3のSへ
の伝達が作られる。瞬時t3においてレジスタ20ヘマ
ルチプレクサ40の出力データがロードされる。
ルチプレクサ40の位置はE2をその出力端子Sに伝達
する位置にとどまる。次に、瞬時t2においてレジスタ
35にレジスタ20が到達できる最大値がロードされる
。次のサイクルにおいて命令J2がデコードされること
による影響の下にマルチプレクサ40によりE3のSへ
の伝達が作られる。瞬時t3においてレジスタ20ヘマ
ルチプレクサ40の出力データがロードされる。
瞬時t3からアドレッシング要素C才初回化され、アド
レスを供給するようになる。
レスを供給するようになる。
命令J3をデコードすると符号MIIX41及びMII
X42がE4のSへの伝達が作られるようなものとなる
。
X42がE4のSへの伝達が作られるようなものとなる
。
上述した例ではレジスタ20が正の値だ&−1インクリ
メントされるようになっている。所定数のインクリメン
テ−ジョン段階の後、瞬時t4においてレジスタ20が
レジスタ35に蓄わえられている値に等しい値を含み、
信号CMPが値1をとる。次の命令では所望のインクリ
メンテ−ジョンが何時も正であるとする。この条件は、
信号CMPの値rlJを考慮に入れて、レジスタ20が
瞬時(、においてレジスタ30内に蓄わえられている値
をロードされる。この目的で、マルチプレクサ40は[
、のSへの伝達を作り、マルチプレクサ44は接続E2
−3を作る。またマルチプレクサ46内ではElのSへ
の伝達が作られる。
メントされるようになっている。所定数のインクリメン
テ−ジョン段階の後、瞬時t4においてレジスタ20が
レジスタ35に蓄わえられている値に等しい値を含み、
信号CMPが値1をとる。次の命令では所望のインクリ
メンテ−ジョンが何時も正であるとする。この条件は、
信号CMPの値rlJを考慮に入れて、レジスタ20が
瞬時(、においてレジスタ30内に蓄わえられている値
をロードされる。この目的で、マルチプレクサ40は[
、のSへの伝達を作り、マルチプレクサ44は接続E2
−3を作る。またマルチプレクサ46内ではElのSへ
の伝達が作られる。
もう一つのフィルタの機能を実現する時は、前述したよ
うに、マイクロプロセッサ2のメモリ内 )のレジスタ
20の内容を省くことが必要となる。こ a の目的で命令J4を用いるが、この命令J4はデコード
された時信号SVGが瞬時t6において値1をとる。
うに、マイクロプロセッサ2のメモリ内 )のレジスタ
20の内容を省くことが必要となる。こ a の目的で命令J4を用いるが、この命令J4はデコード
された時信号SVGが瞬時t6において値1をとる。
レジスタ20の出力端子はレジスタ39と3状態増幅器
群52とを介してバスBUSDへ接続する。
群52とを介してバスBUSDへ接続する。
第1図は本発明データ処理装置のブロック図、第2図は
いくつかのデータ処理装置用の命令のフォーマットを示
す線図、 第3図は第1図のデータ処理装置の動作を示す時間線図
である。 1・・・データ処理装置 2・・・マイクロプロセッサ システム5・・・出力端
子 10・・・メモリ 20・・・主レジスタ 22・・・ローディング回路3
0・・・一方の補助レジスタ 35・・・他方の補助レジスタ 37・・・比較回路 38・・・加算器39・・・ラッ
チ タイプ レジスタ 40・・・第1のマルチプレクサ 44・・・デュアル入力端子マルチプレクサ76 46・・・マルチプレクサ 49・・・インバータ52
・・・3状態増幅器 70・・・クロック80・・・論
理アレー 81〜84・・・ANrlゲート85、 8
6・・・Opゲート 特許 出 願人 テレコミユニカシオン・ラジオエレク
トリック・ 工・テレポニク・テ・アール・テ 8
いくつかのデータ処理装置用の命令のフォーマットを示
す線図、 第3図は第1図のデータ処理装置の動作を示す時間線図
である。 1・・・データ処理装置 2・・・マイクロプロセッサ システム5・・・出力端
子 10・・・メモリ 20・・・主レジスタ 22・・・ローディング回路3
0・・・一方の補助レジスタ 35・・・他方の補助レジスタ 37・・・比較回路 38・・・加算器39・・・ラッ
チ タイプ レジスタ 40・・・第1のマルチプレクサ 44・・・デュアル入力端子マルチプレクサ76 46・・・マルチプレクサ 49・・・インバータ52
・・・3状態増幅器 70・・・クロック80・・・論
理アレー 81〜84・・・ANrlゲート85、 8
6・・・Opゲート 特許 出 願人 テレコミユニカシオン・ラジオエレク
トリック・ 工・テレポニク・テ・アール・テ 8
Claims (1)
- 【特許請求の範囲】 1、−ランダム アクセス メモリと;−一−に記メモ
リにアクセスするためにアドレススするための主レジス
タと; 一最小アドレス値のための第1補助レジスタと; 一最大アドレス値のための第2補助レジスタと; 一前記主レジスタに接続され、前記第1及び第2の補助
レジスタの一方に選択的に接続できるアドレス比較手段
と; 一第1の状態と第2の状態とを有し、この第1の状態に
おいて前記主レジスタの順次のインクリメンテ−ジョン
を制御し、これを前記アドレス比較手段により等しい信
号化が生ずる迄続け、前記第2の補助レジスタに接続さ
れ、この時主レジスタに前記第1の補助レジスタの内容
をロードし、無条件的に別のメモリアクセス動作と次の
前記主レジスタのインクリメンテ−ジョンとをイネーブ
ルし、これを前記アドレス比較手段により等しい、信号
化が生ずる迄続り、前記第1の補助レジスタに接続され
、この時主レジスタに前記第2の補助レジスタの内容を
ロードし、無条件的に別のメモリアクセス動作と次のデ
クリメンテーションとをイネーブルするア1′”レスサ
イクリング手段と を設けたことを特徴とするデータ処理装置。 2、前記ランダム アクセス メモリがトランスバーザ
ルフィルタの係数又はデータを蓄わえることを特徴とす
る特許請求の範囲第1項記載のデータ処理装置。 3、 命令ハスとデータバスとを具えるマイクロプロセ
・7サシステムと協伏するように意図されている特許請
求の範囲第1項及び第2項記載のデータ処理装置におい
て、このデータ処理装置が前記補助レジスタを命令ハス
からロードし、前記主レジスタをデータバスから口−ド
する回路を具えることを特徴とするデータ処理装置。 4、 主レジスタの入力端子とデータバスとの間に接続
手段を設け、マイクロプロセッサシステムメモリ内で前
記レジスタの内容を省けるようにしたことを特徴とする
特許請求の範囲第3項記載のデータ処理装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8403813A FR2561429B1 (fr) | 1984-03-13 | 1984-03-13 | Dispositif d'adressage pour fournir a une memoire des codes d'adresse |
FR8403813 | 1984-03-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60206317A true JPS60206317A (ja) | 1985-10-17 |
JPH0812657B2 JPH0812657B2 (ja) | 1996-02-07 |
Family
ID=9301963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60044946A Expired - Lifetime JPH0812657B2 (ja) | 1984-03-13 | 1985-03-08 | デ ー タ 記 憶 装 置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4787065A (ja) |
EP (1) | EP0155731B1 (ja) |
JP (1) | JPH0812657B2 (ja) |
DE (1) | DE3568098D1 (ja) |
FR (1) | FR2561429B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS62208146A (ja) * | 1986-03-04 | 1987-09-12 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | デイジタル信号プロセツサメモリ管理ユニツトおよびその方法 |
JPH07295808A (ja) * | 1987-03-13 | 1995-11-10 | Texas Instr Inc <Ti> | 複数のオンチップメモリバスを備えたデータ処理装置 |
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JPS6228993A (ja) * | 1985-07-30 | 1987-02-06 | Toshiba Corp | 記憶装置 |
CA1270338A (en) * | 1985-09-11 | 1990-06-12 | Akihiko Hoshino | Data processing system for processing units having different throughputs |
DE3535215A1 (de) * | 1985-10-02 | 1987-04-02 | Nixdorf Computer Ag | Verfahren und schaltungsanordnung zum lesen von daten aus dem speicher einer datenverarbeitungsanlage |
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- 1984-03-13 FR FR8403813A patent/FR2561429B1/fr not_active Expired
-
1985
- 1985-03-08 JP JP60044946A patent/JPH0812657B2/ja not_active Expired - Lifetime
- 1985-03-11 DE DE8585200354T patent/DE3568098D1/de not_active Expired
- 1985-03-11 EP EP85200354A patent/EP0155731B1/fr not_active Expired
-
1988
- 1988-02-03 US US07/153,526 patent/US4787065A/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
EP0155731B1 (fr) | 1989-02-01 |
FR2561429A1 (fr) | 1985-09-20 |
JPH0812657B2 (ja) | 1996-02-07 |
EP0155731A1 (fr) | 1985-09-25 |
US4787065A (en) | 1988-11-22 |
FR2561429B1 (fr) | 1986-09-19 |
DE3568098D1 (en) | 1989-03-09 |
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