JPS60206317A - データ処理装置 - Google Patents
データ処理装置Info
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- JPS60206317A JPS60206317A JP60044946A JP4494685A JPS60206317A JP S60206317 A JPS60206317 A JP S60206317A JP 60044946 A JP60044946 A JP 60044946A JP 4494685 A JP4494685 A JP 4494685A JP S60206317 A JPS60206317 A JP S60206317A
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- 230000011664 signaling Effects 0.000 claims 1
- 230000006870 function Effects 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 2
- 101100028092 Drosophila melanogaster Or22a gene Proteins 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/355—Indexed addressing
- G06F9/3552—Indexed addressing using wraparound, e.g. modulo or circular addressing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- Filters That Use Time-Delay Elements (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリに内容が変わる主レジスタから由来する
アドレス符号を供給するアドレッシング要素を具え、こ
の主レジスタに主レジスタの内容を（＋Ｗ圧するための
インクリメンテ−ジョン回路及びローディング回路が接
続され、前記アドレッシング要素が２個の補助レジスタ
を具え、その一方が主レジスタの内容が到達できる最小
値を蓄ねえ、他方の補助レジスタが主レジスタが到達で
きる最大値を蓄わえ、また主レジスタの内容をテストす
る比較回路を具えるデータ処理装置に関するものである
。
アドレス符号を供給するアドレッシング要素を具え、こ
の主レジスタに主レジスタの内容を（＋Ｗ圧するための
インクリメンテ−ジョン回路及びローディング回路が接
続され、前記アドレッシング要素が２個の補助レジスタ
を具え、その一方が主レジスタの内容が到達できる最小
値を蓄ねえ、他方の補助レジスタが主レジスタが到達で
きる最大値を蓄わえ、また主レジスタの内容をテストす
る比較回路を具えるデータ処理装置に関するものである
。
このようなデータ処理装置は広く使用されており、特に
固定形又は適応形トランスバーサルデータ伝送フィルタ
の機能を行うために使用されている。順次のアドレスに
おいてメモリはろ波さるべき信号のディジタル形態の種
々のザンプルを含め、信号を処理するためにこれらのザ
ンブルを蓄ねえている記憶位置を巡回的にアドレスし、
ＩＩＡＭタイプメモリ内のシフトレジスタをシミュレー
トすることが必要である。
固定形又は適応形トランスバーサルデータ伝送フィルタ
の機能を行うために使用されている。順次のアドレスに
おいてメモリはろ波さるべき信号のディジタル形態の種
々のザンプルを含め、信号を処理するためにこれらのザ
ンブルを蓄ねえている記憶位置を巡回的にアドレスし、
ＩＩＡＭタイプメモリ内のシフトレジスタをシミュレー
トすることが必要である。
上述した種類のデータ処理装置は１９８２年３月３．４
．５日にフランスのパリで開催された音響、音声及び信
号処理のアイ・イー・イー・イーの国際会議の論文集の
第２巻に載っているエム・ヤノ。
．５日にフランスのパリで開催された音響、音声及び信
号処理のアイ・イー・イー・イーの国際会議の論文集の
第２巻に載っているエム・ヤノ。
チー・イノウニ、チー・センパの論文［アン エルニス
アイ シグナル プロセッサ」（八ｎ １．ＳＴＳｉｇ
ｎａｌ Ｐｒｏｃｅｓｓｏｒ）に記載されている。
アイ シグナル プロセッサ」（八ｎ １．ＳＴＳｉｇ
ｎａｌ Ｐｒｏｃｅｓｓｏｒ）に記載されている。
而してこの既知の装置では比較回路が主レジスタの内容
を最大値を蓄わえている補助レジスタの内容と比較して
いる。この結果、実際には主レジスタの内容を何時も同
じ方向に修正しなければならない。
を最大値を蓄わえている補助レジスタの内容と比較して
いる。この結果、実際には主レジスタの内容を何時も同
じ方向に修正しなければならない。
本発明の目的は主レジスタの内容を両方向に修正できる
冒頭に述べた種類のデータ処理装置を提供するにある。
冒頭に述べた種類のデータ処理装置を提供するにある。
この目的を達成するため、本発明に係るデータ処理装置
は、比較回路と協彷するローディング回路が主レジスタ
にそれが最大値を蓄ねえている時最小値をロードし、最
小値を蓄わえている時最大値をロードすることを特徴と
する。
は、比較回路と協彷するローディング回路が主レジスタ
にそれが最大値を蓄ねえている時最小値をロードし、最
小値を蓄わえている時最大値をロードすることを特徴と
する。
本発明の一つの重要な利点はアドレッシング要素がパイ
プラインモードで動作するプロセッサと共に働らくのに
非常によく適していることである。
プラインモードで動作するプロセッサと共に働らくのに
非常によく適していることである。
この動作モードではパイプライン効果のため結果が遅延
を伴なって到達する。このためフィルタリング アルゴ
リズムでパイプラインモードを用いると２個の異なる瞬
時に同じデータに２個の処理を施すことが必要となり、
これは主レジスタが意のままにインクリメントされたり
デクリメントされねばならないことを含意する。
を伴なって到達する。このためフィルタリング アルゴ
リズムでパイプラインモードを用いると２個の異なる瞬
時に同じデータに２個の処理を施すことが必要となり、
これは主レジスタが意のままにインクリメントされたり
デクリメントされねばならないことを含意する。
それ故、本発明は最大及び最小アドレス符号値の近傍で
すら用いることができ、これにより使用さるべきメモリ
セクションの選択のフレキシビリティが増す。
すら用いることができ、これにより使用さるべきメモリ
セクションの選択のフレキシビリティが増す。
本発明の一つの重要な特徴は、アドレッシング要素が命
令バスとデータバスとを具えるマイクロプロセッサシス
テム（装置）と協彷でき、主レジスタの出力端子とデー
タバス吉の間に接続手段を設け、マイクロプロセッサシ
ステムのメモリ内で主レジスタの内容を省け、同じシス
テムによりいくつもの独立なトランスバーサルフィルタ
の機能を実現できることである。
令バスとデータバスとを具えるマイクロプロセッサシス
テム（装置）と協彷でき、主レジスタの出力端子とデー
タバス吉の間に接続手段を設け、マイクロプロセッサシ
ステムのメモリ内で主レジスタの内容を省け、同じシス
テムによりいくつもの独立なトランスバーサルフィルタ
の機能を実現できることである。
図面につき本発明の詳細な説明する。
第１図に示すデータ処理装置１はマイクロプロセ・２サ
システム２と協彷するように意図されいている。このマ
イクロプロセッサシステＪ、２はレジスタＲ１から由来
し、ハスＲＩＩＳＩを介して送られてくる命令に基づい
て動作し、データ（マイクロプロセッサシステム２によ
る計算の結果）ばバス＋１１１５１）上に現われる。デ
ータ処理装置１は出力端子５からメモ１月Ｏのためのア
ドレス符号を供給する。このアドレス符号は主レジスタ
と呼ばれるレジスタ２０から由来する。レジスタ２０の
内容はローディング回路２２の制御の下に修正できるが
、この目的でｉコーディング回路２２からリード線ＬＡ
ｒｌを介してレジスタ２０にロード制御信号が加えられ
る。
システム２と協彷するように意図されいている。このマ
イクロプロセッサシステＪ、２はレジスタＲ１から由来
し、ハスＲＩＩＳＩを介して送られてくる命令に基づい
て動作し、データ（マイクロプロセッサシステム２によ
る計算の結果）ばバス＋１１１５１）上に現われる。デ
ータ処理装置１は出力端子５からメモ１月Ｏのためのア
ドレス符号を供給する。このアドレス符号は主レジスタ
と呼ばれるレジスタ２０から由来する。レジスタ２０の
内容はローディング回路２２の制御の下に修正できるが
、この目的でｉコーディング回路２２からリード線ＬＡ
ｒｌを介してレジスタ２０にロード制御信号が加えられ
る。
データ処理装置１は２個の補助レジスタを具えるが、そ
の一方は符号３０を付してあり、そこから主レジスタの
内容が修正される最小値を蓄わえるのに役立ら、他方の
補助レジスタ３５は主レジスタが到達できる最大値を蓄
わえるのに役立つ。また「１−ディング回路２２と協彷
する比較回路３７を設ける。この比較回路３７の一方の
入力端子は並列にレジスタ２０の出力端子に接続する。
の一方は符号３０を付してあり、そこから主レジスタの
内容が修正される最小値を蓄わえるのに役立ら、他方の
補助レジスタ３５は主レジスタが到達できる最大値を蓄
わえるのに役立つ。また「１−ディング回路２２と協彷
する比較回路３７を設ける。この比較回路３７の一方の
入力端子は並列にレジスタ２０の出力端子に接続する。
本質的に加算器３８により形成されているインクリメン
テ−ジョン回路がメモリに蓄わえられている値を±Δだ
け変えるのに用いられる。ランチタイプレジスタ３９が
レジスタ２０の複数個の出力端子とメモリ１０のアドレ
ス符号入力端子に接続されている出力端子５との間のイ
ンターフェースとして役立つ。このレジスタ３９ば信号
１の値が「０」の時導通状態にセノ１〜される。
テ−ジョン回路がメモリに蓄わえられている値を±Δだ
け変えるのに用いられる。ランチタイプレジスタ３９が
レジスタ２０の複数個の出力端子とメモリ１０のアドレ
ス符号入力端子に接続されている出力端子５との間のイ
ンターフェースとして役立つ。このレジスタ３９ば信号
１の値が「０」の時導通状態にセノ１〜される。
本発明によれば、比較回路３７と協荀するローディング
回路２２ば主レジスタ２０にそれが最大値を蓄わえてい
る時（レジスタ３０に蓄わえられている）最小値をロー
ドし、それが最小値を蓄わえている時（レジスタ３５に
蓄わえられる）最大値をロードするのに役立つ。
回路２２ば主レジスタ２０にそれが最大値を蓄わえてい
る時（レジスタ３０に蓄わえられている）最小値をロー
ドし、それが最小値を蓄わえている時（レジスタ３５に
蓄わえられる）最大値をロードするのに役立つ。
ローディング動作とインクリメンテ−ジョン動作とは４
個の入力端子口、 Ｅ２． ＩＥ３及びＥ４を具える第
１のマルチプレクサ４０により行なわれる。入力端子Ｅ
１はデュアル入力端子マルチプレクサ４４の出力端子Ｓ
に接続され、入力端子Ｆ、２４才バスＢＩＩＳＩに接続
され、入力端子Ｐ、３ばバスＢＩＩＳｒｌに接続され、
入力端子Ｅ４は加算器３８の出力端子に接続される。こ
れらの入力端子Ｅ１〜Ｉ！４の一つをマルチプレクサ４
４の出力端子Ｓに接続することは２個の指令ＭＩＩＸ４
１゜ＭＵＸ４２により制御される。マルチプレクサ４４
の入力端子Ｅ１及び［２は別のマルチプレクサ４６の入
力端子Ｅｌ及び［！２と結合される。マルチプレクサ４
４及び４６の入力端子口はレジスタ３５の出力端子に並
列に接続され、マルチプレクサ４４及び４６の入力端子
［！２ ！はレジスタ３０の出力端子に接続される。レ
ジスタ２０、３０及び３５の並列入力端子は全てマルチ
プレクサ４０の出力端子Ｓに接続する。マルチプレクサ
４６は信Ｍ’ Ｃ３により、マルチプレクサ４４は論理
信号インバータ４９により得られる信号口により制御さ
れる。即ち、Ｃ３の一方の値によりマルチプレクサ４６
の入力端子Ｅ１と出力端子Ｓとの間の接続ができ、Ｃ３
の他方の値によりマルチプレクサ４４の入力端子Ｂ２と
出力端子Ｓとの間の接続ができる。
個の入力端子口、 Ｅ２． ＩＥ３及びＥ４を具える第
１のマルチプレクサ４０により行なわれる。入力端子Ｅ
１はデュアル入力端子マルチプレクサ４４の出力端子Ｓ
に接続され、入力端子Ｆ、２４才バスＢＩＩＳＩに接続
され、入力端子Ｐ、３ばバスＢＩＩＳｒｌに接続され、
入力端子Ｅ４は加算器３８の出力端子に接続される。こ
れらの入力端子Ｅ１〜Ｉ！４の一つをマルチプレクサ４
４の出力端子Ｓに接続することは２個の指令ＭＩＩＸ４
１゜ＭＵＸ４２により制御される。マルチプレクサ４４
の入力端子Ｅ１及び［２は別のマルチプレクサ４６の入
力端子Ｅｌ及び［！２と結合される。マルチプレクサ４
４及び４６の入力端子口はレジスタ３５の出力端子に並
列に接続され、マルチプレクサ４４及び４６の入力端子
［！２ ！はレジスタ３０の出力端子に接続される。レ
ジスタ２０、３０及び３５の並列入力端子は全てマルチ
プレクサ４０の出力端子Ｓに接続する。マルチプレクサ
４６は信Ｍ’ Ｃ３により、マルチプレクサ４４は論理
信号インバータ４９により得られる信号口により制御さ
れる。即ち、Ｃ３の一方の値によりマルチプレクサ４６
の入力端子Ｅ１と出力端子Ｓとの間の接続ができ、Ｃ３
の他方の値によりマルチプレクサ４４の入力端子Ｂ２と
出力端子Ｓとの間の接続ができる。
レジスタ２０の並列な出力端子は、前述したように、比
較回路３７の第１の入力端子に接続されるが、比較回路
３７の第２の入力端子はマルチプレクサ４６の出力端子
Ｓに接続される。
較回路３７の第１の入力端子に接続されるが、比較回路
３７の第２の入力端子はマルチプレクサ４６の出力端子
Ｓに接続される。
斯くして本発明はアドレスを巡回的にアドレッシングす
る手段を与える。これはメモリポインタをΔだけインク
リメントするための簡単な命令を用いて、最大アドレス
値ＡＤＨから最小アドレス値へ〇ｍへの進行、即ち、順
次にＡＤＭ、 ＡＤＭ−Δ・・・＾ＤＩ１１＋Δ。
る手段を与える。これはメモリポインタをΔだけインク
リメントするための簡単な命令を用いて、最大アドレス
値ＡＤＨから最小アドレス値へ〇ｍへの進行、即ち、順
次にＡＤＭ、 ＡＤＭ−Δ・・・＾ＤＩ１１＋Δ。
ＡＤｍ、 Ａｌ１Ｍ、 ＡＤＭ−Δ・・・又は最小アド
レス値ＡＤｍから最大アドレス値ＡＤＨへの進行、即ち
、ＡＤｍ、八〇ｍ＋Δ。
レス値ＡＤｍから最大アドレス値ＡＤＨへの進行、即ち
、ＡＤｍ、八〇ｍ＋Δ。
・・・、ＡＩｌＭ−Δ、＾ＩＢＭ、＾Ｉ１ｍ、八〇ｍ＋
Δ、・・・が行なわれることを意味する。Δは代表４ｆ
ｉ：０，１．・・・を有する。
Δ、・・・が行なわれることを意味する。Δは代表４ｆ
ｉ：０，１．・・・を有する。
オペランドが、例えば、７ビツトにより定義される加算
器３８は桁−１二げ入力端子Ｒを具える。１個のオペラ
ンドに対し値Δ２を桁上げ入力端子Ｒと６個の上位の入
力端子とに加える。第７番目の入力端子は値Δ１を受け
取る。他のオペランドに対する７つの入力端子はレジス
タ２０の１ｌｆｆ１列な出力端子に接続する。
器３８は桁−１二げ入力端子Ｒを具える。１個のオペラ
ンドに対し値Δ２を桁上げ入力端子Ｒと６個の上位の入
力端子とに加える。第７番目の入力端子は値Δ１を受け
取る。他のオペランドに対する７つの入力端子はレジス
タ２０の１ｌｆｆ１列な出力端子に接続する。
レジスタ２０の並列な出力端子は信号ＳＶＧにより制御
される一部の３状態増幅器５２を介してバスＢ ＩＩ
Ｓ Ｉｌにも接続される。斯くしてレジスタ２０の内容
はマイクロプロセッサ２の一部を形成するメモリＭＥＭ
の位憶位置で節約される。こうなるといくつかの独立な
処理が実行できる。意図された用途では、いくつかのト
ランスバーサルフィルタの機能が行なえる。
される一部の３状態増幅器５２を介してバスＢ ＩＩ
Ｓ Ｉｌにも接続される。斯くしてレジスタ２０の内容
はマイクロプロセッサ２の一部を形成するメモリＭＥＭ
の位憶位置で節約される。こうなるといくつかの独立な
処理が実行できる。意図された用途では、いくつかのト
ランスバーサルフィルタの機能が行なえる。
クロック７０がマイクロプロセッサ２の処理速度を制御
する信号を供給する。このクロック７０から２個の周期
信号が導びかれる。ハスｎｕｓｔ上に命令０ が現われる速度を決める信号φ１と、周波数が前者の信
号の周波数の２倍である信号Ｆｏとである。
する信号を供給する。このクロック７０から２個の周期
信号が導びかれる。ハスｎｕｓｔ上に命令０ が現われる速度を決める信号φ１と、周波数が前者の信
号の周波数の２倍である信号Ｆｏとである。
これらの信号はローディング回路２２で用いられる。
ローディング回路２２ばプログラムされた論理アレー８
０により形成されるが、これはハスＢＵＳＩにより送ら
れるデータと信号ＦＯとに基づいて信号Ｓ１〜Ｓ６と、
Ｃａと、ＳＶＧ と、Δ１と、Δ２とを供給する。
０により形成されるが、これはハスＢＵＳＩにより送ら
れるデータと信号ＦＯとに基づいて信号Ｓ１〜Ｓ６と、
Ｃａと、ＳＶＧ と、Δ１と、Δ２とを供給する。
３個の八Ｎｌ）ゲート８１．８２及び８３ばレジスタ３
５．３０及び２２のためのローディング信号１、ＭＡＸ
、 ＬＭＩＮ及びＬＡＤを供給する。これらのへＮＤゲ
ー１−の３個の入力端子のうちの２個は信号ψ１とＦＯ
を受け取り、第３の入力端子が夫々信号Ｓｌ、 Ｓ２及
びＳ３を受け取る。第４のＡＮ１１ゲート８４は一方の
入力端子で信号Ｓ４を受け取り、他方の入力端子で比較
回路３７の出力信号ＣＭＰを受け取る。ＯＲゲート８５
及び８６は符号ＭＩＩＸＩ及びＭ １１ Ｘ ２を与え
る。これらのＯＲゲートの一方の入力端子はＡＮＤゲー
ト８４の出力端子に接続され、他方の入力端子は夫々信
号Ｓ５及びＳ６を受け取る。
５．３０及び２２のためのローディング信号１、ＭＡＸ
、 ＬＭＩＮ及びＬＡＤを供給する。これらのへＮＤゲ
ー１−の３個の入力端子のうちの２個は信号ψ１とＦＯ
を受け取り、第３の入力端子が夫々信号Ｓｌ、 Ｓ２及
びＳ３を受け取る。第４のＡＮ１１ゲート８４は一方の
入力端子で信号Ｓ４を受け取り、他方の入力端子で比較
回路３７の出力信号ＣＭＰを受け取る。ＯＲゲート８５
及び８６は符号ＭＩＩＸＩ及びＭ １１ Ｘ ２を与え
る。これらのＯＲゲートの一方の入力端子はＡＮＤゲー
ト８４の出力端子に接続され、他方の入力端子は夫々信
号Ｓ５及びＳ６を受け取る。
論理アレー８０は下記の論理式が成立するようにプログ
ラムされる。
ラムされる。
１
Ｓｌ−Ｉｏ−１１・Ｉ２・Ｉ３・１゛４Ｓ２ ＝Ｉｏｌ
＋Ｉｚ・Ｉ３・Ｉｎ Ｓ、 −Ｉ。−Ｔ、・Ｉ２・Ｉ２［１−Ｉ２．・ｌ３１
Ｔｏ−Ｔ１・１１Ｓ、−Ｔ。−Ｔｌ ’ Ｉａ・Ｉ２５ Ｓ、−Ｔ。−Ｔ１・Ｔ、＋’ｌ’０・Ｔ１５６＝（ｏ−
１，＋Ｔｏ −Ｔｌ Ｃａ −Ｔｏ ’ Ｔｌ ’ Ｔ２ａ ＳＶＧ −（ＩｏＴ＋Ｉｚ”Ｔａ・Ｔｎ１５Ｔ６１ｅｌ
、）・１Δ＋ ””ｒｏ−１＋ ・１２−、 ・Ｉ２４
→−１ｏ−Ｉｔ ・Ｔｚｓ ・１２４Δ２−ＩＯ・１
１・１２゜ これらの残肉の記号［・Ｊ ４；ｔ：論理へＮＩＩ動作
を示し、記号「−ト」は論理ｏＩ？動作を示す。変数１
．はバスＢｕｓｔにより転達されるビットの値を表わす
。
＋Ｉｚ・Ｉ３・Ｉｎ Ｓ、 −Ｉ。−Ｔ、・Ｉ２・Ｉ２［１−Ｉ２．・ｌ３１
Ｔｏ−Ｔ１・１１Ｓ、−Ｔ。−Ｔｌ ’ Ｉａ・Ｉ２５ Ｓ、−Ｔ。−Ｔ１・Ｔ、＋’ｌ’０・Ｔ１５６＝（ｏ−
１，＋Ｔｏ −Ｔｌ Ｃａ −Ｔｏ ’ Ｔｌ ’ Ｔ２ａ ＳＶＧ −（ＩｏＴ＋Ｉｚ”Ｔａ・Ｔｎ１５Ｔ６１ｅｌ
、）・１Δ＋ ””ｒｏ−１＋ ・１２−、 ・Ｉ２４
→−１ｏ−Ｉｔ ・Ｔｚｓ ・１２４Δ２−ＩＯ・１
１・１２゜ これらの残肉の記号［・Ｊ ４；ｔ：論理へＮＩＩ動作
を示し、記号「−ト」は論理ｏＩ？動作を示す。変数１
．はバスＢｕｓｔにより転達されるビットの値を表わす
。
本発明を正しく理解するために、下記の表■はＣａの関
数としてマルチプレクサ４６及び４４により作られる接
続を示し、表■は符号ＭＩＩＸ４２の関数としてマルチ
プレクサ４０により作られる接続を示す。
数としてマルチプレクサ４６及び４４により作られる接
続を示し、表■は符号ＭＩＩＸ４２の関数としてマルチ
プレクサ４０により作られる接続を示す。
９
本発明装置の動作を説明するために、第２図に示す種々
の命令ＪＯ，月、 Ｉ２． Ｉ３及びＩ４を用いる。問
題とする全ての命令は■。−１３１として示した３２個
のピントにより形成される。
の命令ＪＯ，月、 Ｉ２． Ｉ３及びＩ４を用いる。問
題とする全ての命令は■。−１３１として示した３２個
のピントにより形成される。
データ処理袋Ｗ１を初期化するため、命令ＪＯ及び月を
用いることが必要となるが、ＪＯはＴｏ−１＋”Ｉｇ＝
１゜Ｔ３＝１４＝０であり、ＪＯはＩ。−１１−■２＝
１．■４＝１であるこ３ とを夫々特徴とする。これらの命令ＪＯ及び月はレジス
タ３０及び３５に、ピッｌ’ｌｉ＋ 〜１１９で決まる
値ｒＭＩＮＪ及びｒＭＡχ」を夫々ロードできるように
する。
用いることが必要となるが、ＪＯはＴｏ−１＋”Ｉｇ＝
１゜Ｔ３＝１４＝０であり、ＪＯはＩ。−１１−■２＝
１．■４＝１であるこ３ とを夫々特徴とする。これらの命令ＪＯ及び月はレジス
タ３０及び３５に、ピッｌ’ｌｉ＋ 〜１１９で決まる
値ｒＭＩＮＪ及びｒＭＡχ」を夫々ロードできるように
する。
レジスタ２０をロードするために命令Ｊ２を用いるが、
これは■。−Ｌ ＴＩ＝１２＝Ｏ，Ｉ２１１＝１． Ｉ
ｔｑ−０，１３１＝１であることを特徴とする。
これは■。−Ｌ ＴＩ＝１２＝Ｏ，Ｉ２１１＝１． Ｉ
ｔｑ−０，１３１＝１であることを特徴とする。
レジスタ２０にロードされる値はハスＢＵＳＤを介して
到達し、処理の開始時にＡＤ旧ＮとＡｌ１１’ｌＡＸと
の間の任意の値をとり得る。
到達し、処理の開始時にＡＤ旧ＮとＡｌ１１’ｌＡＸと
の間の任意の値をとり得る。
時分割でいくつかのトランスバーサルフィルタの機能を
実現するために同じデータ処理装置を用いる時は、レジ
スタ２０の値は各フィルタ毎にマイクロプロセッサのメ
モリＭＩからフェッチし、処理の終了後にレジスタ２０
の内容を次の期間のためにメモリに蓄わえる。
実現するために同じデータ処理装置を用いる時は、レジ
スタ２０の値は各フィルタ毎にマイクロプロセッサのメ
モリＭＩからフェッチし、処理の終了後にレジスタ２０
の内容を次の期間のためにメモリに蓄わえる。
命令Ｊ３はピッ（Ｉ２ｓで定まるインクリメンテ−ジョ
ン値Δを与え、その正又番才負の符号はビットｈ４の値
により与えられる。命令Ｊ４はメモリＭＩ内でレジスタ
２０の内容を省くのに用いられる。命４ 令、１３はＩ。−１１・０を特徴とし、命令Ｊ４は■。
ン値Δを与え、その正又番才負の符号はビットｈ４の値
により与えられる。命令Ｊ４はメモリＭＩ内でレジスタ
２０の内容を省くのに用いられる。命４ 令、１３はＩ。−１１・０を特徴とし、命令Ｊ４は■。
・１．Ｉ１・０゜Ｉ２・Ｌ １３＝１４＝０．１５＝１
．１６・０を特徴とする。
．１６・０を特徴とする。
今度は第３図に示す時間線図につきアドレッシング要素
の動作を説明する。
の動作を説明する。
信号φ１の立下り縁の直後に命令ＪＯ，Ｊ’Ｌ Ｊ２．
・・・Ｊ３・・・Ｊ４がレジスタＲ１に到達する。
・・・Ｊ３・・・Ｊ４がレジスタＲ１に到達する。
瞬時ｔ。において、命令ＪＯがデコードされ、信号Ｍｔ
ｌＸ４１と■口Ｘ４２とがマルチプレクサ４０内でＥ２
からＳへの伝達が行なわれるような値をとり、瞬時ｔ１
でレジスタ３０にマルチプレクサ４０の出力データがロ
ードされる。
ｌＸ４１と■口Ｘ４２とがマルチプレクサ４０内でＥ２
からＳへの伝達が行なわれるような値をとり、瞬時ｔ１
でレジスタ３０にマルチプレクサ４０の出力データがロ
ードされる。
次のサイクルにおいては、命令Ｊ１がデコードされ、マ
ルチプレクサ４０の位置はＥ２をその出力端子Ｓに伝達
する位置にとどまる。次に、瞬時ｔ２においてレジスタ
３５にレジスタ２０が到達できる最大値がロードされる
。次のサイクルにおいて命令Ｊ２がデコードされること
による影響の下にマルチプレクサ４０によりＥ３のＳへ
の伝達が作られる。瞬時ｔ３においてレジスタ２０ヘマ
ルチプレクサ４０の出力データがロードされる。
ルチプレクサ４０の位置はＥ２をその出力端子Ｓに伝達
する位置にとどまる。次に、瞬時ｔ２においてレジスタ
３５にレジスタ２０が到達できる最大値がロードされる
。次のサイクルにおいて命令Ｊ２がデコードされること
による影響の下にマルチプレクサ４０によりＥ３のＳへ
の伝達が作られる。瞬時ｔ３においてレジスタ２０ヘマ
ルチプレクサ４０の出力データがロードされる。
瞬時ｔ３からアドレッシング要素Ｃ才初回化され、アド
レスを供給するようになる。
レスを供給するようになる。
命令Ｊ３をデコードすると符号ＭＩＩＸ４１及びＭＩＩ
Ｘ４２がＥ４のＳへの伝達が作られるようなものとなる
。
Ｘ４２がＥ４のＳへの伝達が作られるようなものとなる
。
上述した例ではレジスタ２０が正の値だ＆−１インクリ
メントされるようになっている。所定数のインクリメン
テ−ジョン段階の後、瞬時ｔ４においてレジスタ２０が
レジスタ３５に蓄わえられている値に等しい値を含み、
信号ＣＭＰが値１をとる。次の命令では所望のインクリ
メンテ−ジョンが何時も正であるとする。この条件は、
信号ＣＭＰの値ｒｌＪを考慮に入れて、レジスタ２０が
瞬時（、においてレジスタ３０内に蓄わえられている値
をロードされる。この目的で、マルチプレクサ４０は［
、のＳへの伝達を作り、マルチプレクサ４４は接続Ｅ２
−３を作る。またマルチプレクサ４６内ではＥｌのＳへ
の伝達が作られる。
メントされるようになっている。所定数のインクリメン
テ−ジョン段階の後、瞬時ｔ４においてレジスタ２０が
レジスタ３５に蓄わえられている値に等しい値を含み、
信号ＣＭＰが値１をとる。次の命令では所望のインクリ
メンテ−ジョンが何時も正であるとする。この条件は、
信号ＣＭＰの値ｒｌＪを考慮に入れて、レジスタ２０が
瞬時（、においてレジスタ３０内に蓄わえられている値
をロードされる。この目的で、マルチプレクサ４０は［
、のＳへの伝達を作り、マルチプレクサ４４は接続Ｅ２
−３を作る。またマルチプレクサ４６内ではＥｌのＳへ
の伝達が作られる。
もう一つのフィルタの機能を実現する時は、前述したよ
うに、マイクロプロセッサ２のメモリ内 ）のレジスタ
２０の内容を省くことが必要となる。こ ａ の目的で命令Ｊ４を用いるが、この命令Ｊ４はデコード
された時信号ＳＶＧが瞬時ｔ６において値１をとる。
うに、マイクロプロセッサ２のメモリ内 ）のレジスタ
２０の内容を省くことが必要となる。こ ａ の目的で命令Ｊ４を用いるが、この命令Ｊ４はデコード
された時信号ＳＶＧが瞬時ｔ６において値１をとる。
レジスタ２０の出力端子はレジスタ３９と３状態増幅器
群５２とを介してバスＢＵＳＤへ接続する。
群５２とを介してバスＢＵＳＤへ接続する。
第１図は本発明データ処理装置のブロック図、第２図は
いくつかのデータ処理装置用の命令のフォーマットを示
す線図、 第３図は第１図のデータ処理装置の動作を示す時間線図
である。 １・・・データ処理装置 ２・・・マイクロプロセッサ システム５・・・出力端
子 １０・・・メモリ ２０・・・主レジスタ ２２・・・ローディング回路３
０・・・一方の補助レジスタ ３５・・・他方の補助レジスタ ３７・・・比較回路 ３８・・・加算器３９・・・ラッ
チ タイプ レジスタ ４０・・・第１のマルチプレクサ ４４・・・デュアル入力端子マルチプレクサ７６ ４６・・・マルチプレクサ ４９・・・インバータ５２
・・・３状態増幅器 ７０・・・クロック８０・・・論
理アレー ８１〜８４・・・ＡＮｒｌゲート８５、 ８
６・・・Ｏｐゲート 特許 出 願人 テレコミユニカシオン・ラジオエレク
トリック・ 工・テレポニク・テ・アール・テ ８
いくつかのデータ処理装置用の命令のフォーマットを示
す線図、 第３図は第１図のデータ処理装置の動作を示す時間線図
である。 １・・・データ処理装置 ２・・・マイクロプロセッサ システム５・・・出力端
子 １０・・・メモリ ２０・・・主レジスタ ２２・・・ローディング回路３
０・・・一方の補助レジスタ ３５・・・他方の補助レジスタ ３７・・・比較回路 ３８・・・加算器３９・・・ラッ
チ タイプ レジスタ ４０・・・第１のマルチプレクサ ４４・・・デュアル入力端子マルチプレクサ７６ ４６・・・マルチプレクサ ４９・・・インバータ５２
・・・３状態増幅器 ７０・・・クロック８０・・・論
理アレー ８１〜８４・・・ＡＮｒｌゲート８５、 ８
６・・・Ｏｐゲート 特許 出 願人 テレコミユニカシオン・ラジオエレク
トリック・ 工・テレポニク・テ・アール・テ ８
Claims (1)
- 【特許請求の範囲】 １、−ランダム アクセス メモリと；−一−に記メモ
リにアクセスするためにアドレススするための主レジス
タと； 一最小アドレス値のための第１補助レジスタと； 一最大アドレス値のための第２補助レジスタと； 一前記主レジスタに接続され、前記第１及び第２の補助
レジスタの一方に選択的に接続できるアドレス比較手段
と； 一第１の状態と第２の状態とを有し、この第１の状態に
おいて前記主レジスタの順次のインクリメンテ−ジョン
を制御し、これを前記アドレス比較手段により等しい信
号化が生ずる迄続け、前記第２の補助レジスタに接続さ
れ、この時主レジスタに前記第１の補助レジスタの内容
をロードし、無条件的に別のメモリアクセス動作と次の
前記主レジスタのインクリメンテ−ジョンとをイネーブ
ルし、これを前記アドレス比較手段により等しい、信号
化が生ずる迄続り、前記第１の補助レジスタに接続され
、この時主レジスタに前記第２の補助レジスタの内容を
ロードし、無条件的に別のメモリアクセス動作と次のデ
クリメンテーションとをイネーブルするア１′”レスサ
イクリング手段と を設けたことを特徴とするデータ処理装置。 ２、前記ランダム アクセス メモリがトランスバーザ
ルフィルタの係数又はデータを蓄わえることを特徴とす
る特許請求の範囲第１項記載のデータ処理装置。 ３、 命令ハスとデータバスとを具えるマイクロプロセ
・７サシステムと協伏するように意図されている特許請
求の範囲第１項及び第２項記載のデータ処理装置におい
て、このデータ処理装置が前記補助レジスタを命令ハス
からロードし、前記主レジスタをデータバスから口−ド
する回路を具えることを特徴とするデータ処理装置。 ４、 主レジスタの入力端子とデータバスとの間に接続
手段を設け、マイクロプロセッサシステムメモリ内で前
記レジスタの内容を省けるようにしたことを特徴とする
特許請求の範囲第３項記載のデータ処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8403813 | 1984-03-13 | ||
| FR8403813A FR2561429B1 (fr) | 1984-03-13 | 1984-03-13 | Dispositif d'adressage pour fournir a une memoire des codes d'adresse |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60206317A true JPS60206317A (ja) | 1985-10-17 |
| JPH0812657B2 JPH0812657B2 (ja) | 1996-02-07 |
Family
ID=9301963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044946A Expired - Lifetime JPH0812657B2 (ja) | 1984-03-13 | 1985-03-08 | デ ー タ 記 憶 装 置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4787065A (ja) |
| EP (1) | EP0155731B1 (ja) |
| JP (1) | JPH0812657B2 (ja) |
| DE (1) | DE3568098D1 (ja) |
| FR (1) | FR2561429B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208146A (ja) * | 1986-03-04 | 1987-09-12 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | デイジタル信号プロセツサメモリ管理ユニツトおよびその方法 |
| JPH07295808A (ja) * | 1987-03-13 | 1995-11-10 | Texas Instr Inc <Ti> | 複数のオンチップメモリバスを備えたデータ処理装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6228993A (ja) * | 1985-07-30 | 1987-02-06 | Toshiba Corp | 記憶装置 |
| CA1270338A (en) * | 1985-09-11 | 1990-06-12 | Akihiko Hoshino | Data processing system for processing units having different throughputs |
| DE3535215A1 (de) * | 1985-10-02 | 1987-04-02 | Nixdorf Computer Ag | Verfahren und schaltungsanordnung zum lesen von daten aus dem speicher einer datenverarbeitungsanlage |
| JPS62180427A (ja) * | 1986-02-03 | 1987-08-07 | Nec Corp | プログラム制御回路 |
| US5179674A (en) * | 1988-07-25 | 1993-01-12 | Digital Equipment Corporation | Method and apparatus for predicting valid performance of virtual-address to physical-address translations |
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Family Cites Families (13)
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| DE3123444A1 (de) * | 1981-06-12 | 1983-01-05 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zum nichtfluechtigen speichern des zaehlerstandes einer elektronischen zaehlschaltung |
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-
1984
- 1984-03-13 FR FR8403813A patent/FR2561429B1/fr not_active Expired
-
1985
- 1985-03-08 JP JP60044946A patent/JPH0812657B2/ja not_active Expired - Lifetime
- 1985-03-11 DE DE8585200354T patent/DE3568098D1/de not_active Expired
- 1985-03-11 EP EP85200354A patent/EP0155731B1/fr not_active Expired
-
1988
- 1988-02-03 US US07/153,526 patent/US4787065A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0155731A1 (fr) | 1985-09-25 |
| FR2561429B1 (fr) | 1986-09-19 |
| FR2561429A1 (fr) | 1985-09-20 |
| US4787065A (en) | 1988-11-22 |
| JPH0812657B2 (ja) | 1996-02-07 |
| DE3568098D1 (en) | 1989-03-09 |
| EP0155731B1 (fr) | 1989-02-01 |
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