JPH0833876B2 - プロセツサ - Google Patents

Description

【発明の詳細な説明】 本発明は単一モジュール内に集積化するために設けら
れ、他の信号処理回路、特に他のプロセッサと組んで階
層多重構造を形成する信号処理のためのプロセッサであ
って、BUSIラインにより送られてくる命令に従って動作
する信号処理装置から形成されるプロセッサに関するも
のである。

電気通信、例えばデータ伝送用モデムで使用される機
器では、信号をディジタル処理することが行われる。そ
して現代の潮流は全ての必要な機能をプログラマブルプ
ロセッサにより行なう方向に向いている。信号のディジ
タル処理は可成り簡単な構造のデータに繰り返し四則演
算（加算、減算、乗算、除算）を施すことを特徴とする
が、汎用のマイクロプロセッサは主として実行速度が劣
り、アーキテクチュア及び命令セットが不十分なため信
号のディジタル処理に適しない。

信号処理を指向した十分に集積化されたプロセッサも
市販されており、命令実行時間が250nsecのオーダーで
あり、演算が内部で並列に行われるほど程度が高く、命
令セットが行われるべき計算、特に乗算に適している点
で上した汎用のマイクロプロセッサと一線を画してい
る。

しかし、例えば、モデムの送信、受信、等化、エコー
キャンセリング等で必要の機能を全て行うためには、通
常いくつかの信号プロセッサユニットを用意し、遂行す
べきタスクをそれらに分配することが必要となる。とこ
ろで市販の信号プロセッサは外部とのデータ交換のため
にユニット当り唯一つのデータアクセスしか有しておら
ず、これらのアクセスを共通データバスに接続すること
によってしか関連できず、この共通バスが２個のプロセ
ッサ間又はプロセッサとこのバスに接続されているメモ
リとの間でデータ交換するために使用される時間中この
バスを他のプロセッサ間での交換に利用できない。この
結果、特に或る交換が大部分の時間を占める場合、時間
が浪費されプロセッサの組の処理が複雑になる。これ
は、例えば、モデムで自動的にエコーキャンセリング機
能を行う時に生ずる。これは係数を蓄えているRAMメモ
リとこれらの係数を更新しなければならないプロセッサ
との間で殆ど連続した交換を必要とするからである。

本発明はまたこのようなプロセッサを少なくとも一つ
具える階層多重処理構造（hierarchized multiprocessi
ng structure）に関するものである。

同じデータバスに接続されている有限個のプロセッサ
を具備するトリー構造はモデムタイプの装置で信号処理
を遂行するのに一層適しているように見える。信号処理
に使用されるこのような構造は、例えば、米国特許第40
96566号に記載されている。而してこの既知の構造で
は、各プロセッサがいくつかのモジュール、制御モジュ
ール及び内部データバスに接続された演算モジュール並
びに他のプロセッサと接続するためのバスアダプタモジ
ュールで形成されている。各制御モジュールは１個又は
複数個の制御モジュールに対してマスタ機能を演ずると
共にそれ自体一層高いレベルの制御ユニットに対しスレ
ーブとなることができる。而してこの既知の構造では、
唯一つの内部バスがマスタプロセッサのバスアダプタを
スレーブプロセッサのバスアダプタに接続しているが、
こうすると１個のプロセッサとそのマスタプロセッサと
の間のデータと、そのスレーブプロセッサとの間のデー
タが独立ではなくなる。このためマスタプロセッサとス
レーブプロセッサとの間のデータ交換が割り込み手段を
用いて行わなければならなくなるが、これは望ましくな
い時間の浪費を生ずる。

本発明の目的はこれらの欠点を軽減し、いくつかのモ
ジュールを直接接続することにより階層多重処理構造を
構成でき、１個のプロセッサとそのマスタとの間のデー
タ交換と１個のプロセッサとそのスレーブとの間のデー
タ交換とを同時に且つ独立に行なえるタイプの単一モジ
ュールにより形成される信号プロセッサを提供すること
にある。

この目的を達成するため、本発明によれば、冒頭に記
載したタイプのプロセッサは特にマスタ信号処理回路に
接続さるべきAD0-7ポートを具備するスレーブ部と、マ
スタ信号処理回路からAD0-7ポートを介して入ってくる
データを書込み且つ読出して処理ユニットで処理するよ
うにできる入力バッファメモリと、マスタ信号処理回路
へAD0-7ポートを介して供給されるためにそれが通信す
るのに必要であると言う信号がマスタ信号処理回路から
受け取られた場合に、処理ユニットで処理されたデータ
を書込み、次に読出してAD0-7ポートを介してマスタ信
号処理回路に供給する出力バッファメモリと、処理ユニ
ットとマスタ信号処理回路とへバッファメモリへのアク
セスがそれへ割当てられたかどうかを示す信号を供給す
るためのシーケンシャル制御回路とを具えることを特徴
とする。

プロセッサを単一モジュールで作っても本発明では全
ての測定を有限個のピン（代表的には48）で行なえる。
これは製造コストを下げる。

非限定的実施例として掲げる図面についての下記の説
明を読めばどうすれば本発明を具体化出来るか良く理解
できよう。

図面につき本発明を詳細に説明する。

第１図に示した本発明のプロセッサは、信号処理ユニ
ット10から形成されている。このユニットは特に、後述
するように、演算論理ユニット、ランダムアクセスメモ
リ、遂行すべき処理の命令を蓄えるプログラムメモリ及
び遂行すべき種々の動作を指令するシーケンサとを具え
る。命令は多重線ラインBUSIにより搬送されるととも
に、アドレスコードはBUSADラインにより搬送される。
入力データはBUSXラインに乗って送られてき、出力デー
タBUSZラインにのせて送出される。処理ユニット10内で
のプログラムのランはSEQ入力に加えられる信号がシー
ケンサの制御回路に作用することにより修正され得る。
第１図のプロセッサは実際には有限個（代表的には48）
のピンを具える単一モジュールとして作られている。こ
れらのピンの一部は夫々８個のポートから成る３個の群
AD0-7ポート、D0-7及びD8-15に分けられる。これらのポ
ートは双方向にデータを転送するのに使用される。即
ち、データはこれらのポートから他の回路へ送ることも
できるし、これらのポートが他の回路から送られてくる
データを受信することもできる。他の種々の信号CS2,CS
3,RS2,RS3,RDY0,AS及びSR/を送出するのに使用された
り、信号CS0,CS1,E,R/，▲▼，▲
▼及び▲▼を受け取るのに使用されたりす
る。

本発明によれば、他の処理回路との接続をエネイブル
するために、第１図のプロセッサはAD0-7ポートを具備
するスレーブ部ESCLAVEを具え、特にマスタ信号処理回
路、このマスタ信号処理回路からAD0-7ポートを介して
入来するデータを書込むことができ、且つ処理ユニット
10で処理するためにデータを読出すことができる、例え
ば先入れ先出し（FIF0）ような入力バッファメモリ12
（第１のバッファレジスタ）、処理ユニット10で処理さ
れたデータを書込み、次に読出してAD0-7ポートからマ
スタ信号処理回路に向ける、例えばFIF0のような出力バ
ッファメモリ14（第２のバッファレジスタ）並びにこれ
らのレジスタへのアクセスを前記処理ユニット及び前記
マスタ信号処理回路へ割当てるシーケンシャル制御回路
20を具える。

レジスタ（バッファメモリ）12および14の組を以後
「メールボックス」（mailbox）と称するが、この名称
はレジスタ12及び14の機能を明示している。レジスタ12
及び14は各々縦続接続された３個の単位８ビットレジス
タで形成されている。レジスタ12にクロック信号HRDEが
現れ、またレジスタ14にクロック信号HRDSが現れるとデ
ータが一つの単位レジスタからもう一つの単位レジスタ
へシフトさせられる。

シーケンシャル制御回路20はHRDE信号及びHRDS信号以
外の「メールボックス」を処理するための種々の信号を
生ずる。即ち、３状態増幅器24及び26へORE及びORS信号
を与え、それらを通過状態、即ち高インピーダンス状態
にし、このスレーブ部（ESCLAVE）に接続されている処
理回路へ信号RDY0を与え、このシーケンシャル制御回路
20と同じモジュールの一部を形成する処理ユニット10へ
HALTS信号及び▲▼信号を与える。増幅器24
および26はレジスタ12及び14の出力に接続する。

オン状態にあるHALTS信号は処理ユニット10の停止を
指令する。これらの信号を生ずるために、シーケンシャ
ル制御回路20はピン▲▼，▲▼,E及びR/
にある信号からBUSIを介して送られてくる信号並びにVP
E信号を用いる。

本発明に係るプロセッサはまたマスタ信号処理回路と
することもできる。このためにこれはポートD0-7及びD8
-15を具備するマスタ部MAITREを具える。ポートD0-7及
びD8-15は制御信号ID0,OD0,ID8及びOD8を受け取る３状
態増幅回路32、34、36及び38により夫々データラインBU
SXおよびBUSZに接続できる。これらの制御信号はBUSAD
ラインに接続されているデコーダ50により簡単に作られ
る。このデコーダ50はまた３状態増幅器58を通過状態に
する信号OADも与える。斯くしてソフトウエアを用意し
て適当な命令を与えることにより処理ユニット10はポー
トD0-7及びD8-15に接続することができる。信号CS2,CS
3,RS2及びRS3を用いてスレーブ処理回路を選択できる。
即ち信号RDYI0,RDY1及びRD2がスレーブ処理回路の利用
が可能か否かを試験できる。信号▲▼，▲
▼及び▲▼並びに信号▲
▼は処理ユニット10のシーケンサの制御入力SEQに加え
られる。バリデーション回路（validation circuit）60
は信号AS及びSR/を与える。信号ASはポートD0-7及びD
8-15に与えられるデータがアドレスコードである場合に
アドレスを確認し、信号SR/はポートD0-7又はD8-15に
接続されている遠方のスレーブ回路のデータの記録及び
読出しを制御する。このバリデーション回路60はBUSIラ
インにより送られてくる命令により制御される。

第２図は、少なくとも第１図で述べられたプロセッサ
を含む多重処理構成の第１の実施例を示している。すな
わち、 本構造はそれぞれ,PSI1、PSI2、PSI3及びPSI4と規定
された本発明による４つのプロセッサを具え、 プロセッサPSI1のマスタ側（MAITRE）のD0-7ポートは
PSI4のAD0-7ポートに接続され、 PSI1プロセッサのD8-15ポートはプロセッサPSI2とPSI
3のAD0-7ポートに接続され、 プロセッサPSI1からの確認（バリデーション）および
読み書き信号AS,SR/は、すべてのプロセッサPSI2,PSI
3,PSI4上の入力E,R/に印加されている。

プロセッサPSI2,PSI3,PSI4のRDY0出力は、プロセッサ
PSI1の入力▲▼，▲▼，▲
▼それぞれに接続されている。出力CS3,CS2,RS3,RS
2にある信号は、プロセッサPSI2,PSI3,PSI4の１つとプ
ロセッサPSI1の間のデータ交換処理中に、プロセッサPS
I2,PSI3,PSI4の１つを選択するのに役立っている。

第３図には、第２の構成例が示されている。この構成
は、本発明による２つのプロセッサPSI10とPSI11及びラ
ンダムアクセスメモリ（RAM）を含んでいる。プロセッ
サPSI11のスレーブ部（ESCLAVE）のAD0-7ポートは、そ
れ自身とプロセッサPSI10との間のデータの伝送か、あ
るいはランダムアクセスメモリ80へのアドレスコードの
伝送のいずれかに用いられていることをここで注目すべ
きである。メモリ80のアドレスフィールドは、この実施
例では、８＋４ビット、すなわち12ビット（すなわち4
k）までアドレス容量を拡大する信号CS3,▲▼,RS
3,RS2によって更に増大される。更に、D0-7とD8-15ポー
トは、16ビット語を組織するメモリ80のデータバスBUSD
に接続するために連結されている。プロセッサPSI11か
らのAS信号とSR/信号は、メモリ80の出力を低インピ
ーダンス通過条件におくために、書込制御入力と入力
AEに印加され、これがスタティックタイプのものとして
受取られている。プロセッサPSI10のピンCS3,CS2はプロ
セッサPSI11のピン▲▼，▲▼へ接続さ
れ、プロセッサPSI10のピンAS,SR/はプロセッサPSI11
のピンE,R/に接続されている。プロセッサPSI11のピ
ンRDY0とプロセッサPSI10のピン▲▼とは相
互接続されている。

本発明のプロセッサは、第４図で示された様に階層化
されたトリー構成となっている。プロセッサPSI20のマ
スタ部MAITREはプロセッサPSI21とPSI22のスレーブ部ES
CLAVEに接続でき、そのマスタ部MAITREは順に他のプロ
セッサのスレーブ部ESCLAVEに接続されている。プロセ
ッサPSI21はプロセッサPSI25とPSI24に接続されてい
る。プロセッサPSI22はプロセッサPSI23に接続され、そ
れはメモリ85をアドレスすることができる。

第５図に示されている様に、本発明のプロセッサPSI3
0のスレーブ部ESCLAVEを、例えばMOTOROLA6801の様の標
準プロセッサ90に接続することもまた可能である。この
接続に対して、プロセッサPSI30のRDY0ポートはプロセ
ッサ90のIRQポートに接続される。▲▼および▲
▼ポートは6801プロセッサのAD7-6ポートに接続
され、R/ポートは相互接続され、一方、Ｅポートはイ
ンバータINVを経て相互接続されている。第３図のプロ
セッサPSI11の少々特殊な接続に注目すべきである。事
実AD0-7ポートはプロセッサPSI10のマスタ部MAITREと、
メモリ80の双方に接続されている。一方において、プロ
セッサPSI11によるメモリ80に対するアドレスコードの
発生およびプロセッサPSI10とPSI11間の交換を可能にす
るために、プロセッサPSI11はPE（擬似スレーブ:pseudo
slave）と呼ばれるモードにおかれ、一方、簡単な交換
に対し、モードはVE（真スレーブ:true slave）と呼ば
れる。（第２図のPSI2） プロセッサPSI11に関してD0-7とD8-15ポートは連結さ
れ、従って16ビット語は、この目的でまた16ビット語に
編成されているメモリ80と交換されていることが注目さ
れている。プロセッサをPEモードかVEモードにおき、D0
-7とD8-15ポートの連結のために、命令がBUSIラインに
よって伝送するのに用いられ、これは回路82（第１図）
によって復号および記録され、次のモードを示すため、 VPE＝0:VEモード VPE＝1:PEモード および、連結を示すため、 BCS＝0:D0-7,D8-15連結 BCS＝1:D0-7,D8-15分離 信号VPEおよびBCSを具えている。

分離BUSラインがD0-7およびD8-15ポートに接続されて
いる場合に、次の表Ｉは信号CS3およびCS2の関数として
のこれ等のポートの選択を与えている。

ここで HZ＝高インピーダンス BZ＝低インピーダンス である。

実際、PEモードにあるプロセッサをD0-7ポートに接続
し、VEモードにある他のプロセッサをD8-15ポートに接
続し、従ってPEモードにあるプロセッサがVEモードにあ
る他のプロセッサを妨げること無しに独占できる様にす
ることが好ましい。第２図を参照して、プロセッサPSI4
はPEモードにあって、一方プロセッサPSI2とPSI3とがVE
モードにあることが可能である。

第４図に示されたトリー構造アーキテクチュアにおい
て、PEモードにあるプロセッサがPEモードにある他のプ
ロセッサを制御する場合、この結合は階層中に生じたブ
ロック化を惹起できることに用心せねばならない。これ
等のブロック化は「動的プログラミング」を用いるこ
と、すなわちプログラムの間にVEモードからPEモード
へ、そしてその逆に変わることによって避けることがで
きる。これから述べられる手順に従って、PEモードにあ
るプロセッサに接続されるプロセッサのBALの利用可能
性を確認することを開始するところの、PEモードにある
プロセッサはそれ自身をVEモードにおく。従って、それ
に接続されたマスターモードにあるプロセッサによっ
て、それはもはや中断されることができないであろう。

シーケンシャル制御回路が第６図に詳細に示されてい
る。それはまず２つのＤ型フリップフロップ101と102を
含み、それはそれ等の出力で信号Q1とQ2を与え、これ等
の信号の値は従って以下の表IIに従ってシーケンシャル
制御回路の状態を規定している。

２つの他のＤ型フリップ・フロップ103と104がそれぞれ
信号▲▼と信号RDY0を規定している。フリッ
プ・フロップ101,102,103及び104は、アンドゲート106
から生じる信号によって「０」に選定できる。この２入
力ゲート106は、プロセッサが開始される場合に能動に
なる▲▼信号をその入力の１つで受信し、他
の入力ではBUSIラインに接続された命令復号器110の出
力信号を受信する。この様にして、ある命令JJ0によっ
て、値「０」を値RDY0に、そしてまた、他の値▲
▼にQ1とQ2を与えることを可能にする。フリップ・
フロップ101と102は、フリップ・フロップ103の出力
における信号、すなわちRDOYiによって「１」に設定で
きる。フリップ・フロップ101と102それぞれのＤ入力
は、プログラムされた論理回路120によって生成された
信号D1とD2を受信する。この回路はまた、フリップ・フ
ロップ103を「１」に設定する信号ＲにRRD0Yiを生成す
る。フリップ・フロップ104を「１」に設定するため、
信号▲▼が遅延回路125を経てこのフリップ・フ
ロップのＲ入力に印加され、遅延は２つの命令の期間に
等しく、遅延は周期が１つの命令の期間に等しいクロッ
ク信号HIIによって固定される。フリップ・フロップ101
と102の切替入力Ｈは、その１つが信号CS0を受信し、他
方が信号Ｅを受信する２入力を有するオアゲート130の
出力に接続されている。このゲートの出力信号CSOEはま
た論理回路120によって使用されている。論理回路120に
よってまた使用される信号CSIEは、その２つの入力に信
号CS1とＥを受信するもう一つのオアゲート131によって
形成されている。

クロック信号入力端子が信号HIIを受信する。133で規
定された第5D型フリップ・フロップが停止信号（HALT）
を与える。このフリップ・フロップ133のＤ入力は、論
理回路120から生じる信号HHALTを受信する。ダブルの２
状態マクチチプレクサ134aと134bは、その２つの出力に
信号HRDEとHRDSを与える。信号HRDEとHRDSは、マクチプ
レクサがその第１状態にあるなら、２つの命令復号器13
5及び136それぞれから生じる信号RDESとRDSSで識別さ
れ、そしてマルチプレクサがその第２状態にあるなら、
信号RDEMとRDSMとによって識別される。マクチプレクサ
134aと134bの状態を決めるのは信号▲▼である。
復号器138は信号OREを与える。

論理回路120は次の論理演算を実行するように結線さ
れている。

ORS＝▲▼＋CSOE＋CS1E＋R/ HHALT＝VPE＋▲▼×Q2 RDEM＝CS0E＋CS1E＋▲▼＋▲▼ RDSM＝CS0E＋CS1E＋▲▼＋R/ ▲▼＝▲▼×Q2 ▲▼＝▲▼×▲▼＋▲▼×Q2×▲
▼×▲▼＋Q1×▲▼ ▲▼＝▲▼×▲▼×▲▼×CS1E＋
Q1×▲▼ ▲▼＝▲▼×CS1E×▲▼×Q2 シーケンシャル制御回路20は３つの安定状態α，β，
γを有し（表IIを見よ）、これは第７図に示されてい
る。

シーケンシャル制御回路20は命令復号器110によって
復号されたBUSIラインによって実行された命令JJ0で
「α」状態におかれる。このことはフリップ・フロップ
101,102,103および104を０にリセットさせる。従って８
図の時刻t0にいることが分かる。シーケンシャル制御回
路20をα状態からβ状態にするために、２つの条件が充
たされなくてはならない。すなわち、一方では、第８図
で時刻t1で起こる信号▲▼＝▲▼＝０が必
要となり、他方では、時刻t2で起こる信号Ｅの上昇遷移
の存在が必要となる。信号▲▼を値「１」をと
り、これは時刻t3とt4で起こる信号HIIの２つの上昇エ
ッジのあとで、信号RDY0が値「１」を取る様にする（従
ってt4において）。このマスタによって検出された信号
は、データをスレーブに送り、そしてデータをスレーブ
から受信することができることをマスタに指示する。こ
のデータ交換のあと、マスタ回路は信号▲▼，▲
▼＝0,1を送り、これは信号Ｅの値「０」によっ
て確認された時刻t5で起こる。従って信号RDY0iは値
「１」をとり、且つ信号RDY0は値「０」をとる。そこで
スレーブ部ESCLAVEの処理ユニット10にアクセスされ
る。シーケンシャル制御回路20は、信号▲▼と▲
▼の予知されぬ値が何であるにせよ、状態α，
β，γが安定である様に設計されている。この様にし
て、もし状態αにおいて、Ｅの上昇エッジで信号▲
▼，▲▼＝0,1か、あるいは▲▼，▲
▼＝1,1であるなら、我々はα状態のままとどま
る。もし状態βにおいて、Ｅの上昇エッジで信号▲
▼，▲▼＝1,1なら、我々はこの状態βにとど
まる。もしγ状態において、以前の状況にあるなら、我
々はγ状態にとどまる。

第９図は、マスタ回路とVE（真にスレーブ）モードに
あるスレーブ回路の間のデータ交換を説明する流れ図を
示している。この流れ図は、文字Ｋで始まる参照記号を
持つ種々のボックスを含んでいる。ボックスK1はVE回路
により、そしてこの処理の間に実行されたすべての信号
処理プログラムを表しており、このプログラムで、マス
タ回路と通信することは有用と考えられている。従っ
て、データが「メールボックス」レジスタに書かれ、か
つ読まれねばならない。このことを行うため、信号▲
▼の値はソフトウエア手段（ボックスK2）によ
ってテストされる。もしこれが「１」に等しくないと、
メールボックスは利用できず、他の処理が実行され、そ
れは分岐がボックスK2に具えられているボックスK3で示
される。もし値▲▼＝１なら、レジスタ14は
３つの連続する命令JJ2によって負荷され（ボックスK
4）、レジスタ12は３つの連続する命令JJ1によって読ま
れる（ボックスK5）。そこで、命令JJ0により、信号▲
▼と▲▼は強制的に「０」とする。
VE回路は他のプログラムの実行を継続することができ、
それはボックスK7によって示され、これ等のプログラム
ではボックスK2への戻りは除外されていない。マスタ回
路はそれ自体で、ボックスK8で示された処理プログラム
を実行する。もしスレーブ回路と通信する必要がある
と、それはこのスレーブ回路に割り当てられたソフトウ
エアによって、信号 の値をテストする（ボックスK9）。この信号はボックス
K9でRDYIによって表される。もしこの信号が「０」に等
しくないなら、このことは、スレーブ回路側でメールボ
ックスが利用できないことを意味する。従ってマスタ回
路は他のプログラムを実行するか、あるいは同じプログ
ラムを続行する（ボックスK10）。もし信号▲
▼が「０」に等しいなら、適当な信号を得るために、BU
SADライン上にコードを送ることによって、スレーブ回
路側では▲▼，▲▼＝0,0となる（ボック
スK12）ところのCS2,CS3,RS2およびRS3をソフトウエア
で作成する（ボックスK11）。上で見た様に、このこと
は信号▲▼の上昇をひき起こす（ボックスK1
3）。この上昇はマスタ側でソフトウエアテストによっ
て検出される（ボックスK14）。メールボックスを周辺
装置と考えるマスタ回路は、最初メールボックスに含ま
れたデータを読み（ボックスK15）、次にデータを負荷
する（ボックスK16）様に、信号ID0および／あるいはID
8を能動状態にすることにより、増幅器32および／ある
いは36の通過状態をひき起す。このことを行うため、増
幅器34および／あるいは38は、能動信号ODOおよび／あ
るいはOD8によって通過状態にされる。ボックスK17で、
信号CS2,CS3,RS2およびRS3により形成されたコードの出
現は、スレーブ回路側に信号▲▼，▲▼＝
0,1をひき起こし（ボックスK18）、これはメールボック
スがスレーブ回路に対して利用できることを意味する信
号▲▼の値「１」の出現をひき起こす（ボッ
クスK19）。

PE接続モードにおいて、メールボックスがマスタに与
えられる場合、スレーブ側に関連した外部メモリは、マ
スタ回路と擬似スレーブの間のデータ交換にこれはもは
や何の両立性も無いと云う理由で、もはやアドレスされ
るべきではない。この非両立性を避けるために、メール
ボックスがマスタに接続されるやいなや、処理ユニット
を停止する必要がある。シーケンシャル制御回路の状態
α，β，γは同じままにとどまる。このPEモードに対
し、第10図のタイミング図が参照されている。時刻t10
に状態αにいる。信号▲▼と▲▼が値0,0
を取った後にＥ信号が値「１」をとる（時刻t11）やい
なや、状態βは規定される。Ｅ信号の上昇は、HHALT信
号の上昇に次の様に対応する。すなわち、HII信号の上
昇エッジが時刻t12で起こる場合、フリップフロップ133
の出力におけるHALTS信号は値「１」をとり、これは時
刻t13において、処理ユニットの動作の進行を中断し、
これは状態βが続く限り継続する。信号▲▼，▲
▼がＥ信号の「０」値によって確認される値
「１」と「０」をとるやいなや、この状態βは終わり
（時刻t14）、状態γに移る。HHALT信号は「０」値をと
り、そして信号▲▼は値「１」をとる（VE接
続モードの場合における様に）。このHALT信号は、信号
HIIの上昇エッジが起こる時刻t15において、HALT信号の
「０」値をひき起こし、これは処理ユニットが演算を回
復することを可能にする。このユニットは、すでに述べ
られた様に、時刻t16から、メールボックスにアクセス
できる。この交換を示す流れ図は第11図に表されてい
る。唯一変化するボックスはK6とK19で、これは第11図
中でそれぞれボックスK6′とK19′となる。これ等のボ
ックスはHALTS信号の展開を示している。

第12図は、本発明によるプロセッサでむしろ使われて
いる処理ユニット10を表している。本ユニットは、出願
人名義の本出願と併願された特願出願において更に詳細
に記載されている。実行されるべき種々の演算は、命令
レジスタ220の出力に接続された共通BUSIラインによっ
て運ばれた命令コードによって決定されている。

命令レジスタ220は、プログラムカンウタ222によって
アドレスされたプログラムメモリ221の出力に接続さ
れ、その内容はクロック信号HIIの関数として１ユニッ
トだけ変化でき、その期間は１命令の間隔の期間に等し
く、そしてその内容はシーケンサ回路223によって全体
的に修正される。

処理ユニット10は３つの共通ラインBUSX,BUSY,BUSZの
アーキテクチャをかこんで構築されている。BUSXライン
は、第１オペランドのためのその入力252によって特に
乗算ユニット250に接続され、ラインBUSYはまたその入
力254によってこの乗算ユニット250に接続されている。
これ等のBUSXラインとBUSYラインは、ランダムアクセス
メモリ256と257から生じるオペランドのこのユニット25
0に同時印加することを可能にする。これ等のメモリの
データ出力は、バッファレジスタ260と261を経てBUSXラ
インに接続され、またBUSYラインにはレジスタ264と265
によって接続されている。これ等のメモリ256と257に蓄
積されるべきデータは、それぞれバッファレジスタ270
と271から生じており、双方ともBUSZラインから供給さ
れる。これ等のモメモリ256と257のアドレスコードは、
出願人の名前で出願されたフランス国特許出願第840381
3号および本出願に併願された特許出願第8412801号に記
載された構成を有するアドレスポインタ280と281から生
じている。第３ポインタ275がまた具えられ、プロセッ
サが擬似スレーブモードPEにある場合、外部ランダムア
クセスメモリにアドレスするのに特に使用されている。
処理ユニット10は乗算ユニット250と同様に、計算の異
なったモード（実数、複素数および単一精度モード）で
演算可能な演算論理ユニット300を含んでいる。本出願
と同時に出願された特許出願は、この題目について調べ
ることができる。このユニット300は、その入力が乗算
ユニット250の出力に接続されるか、あるいはBUSXライ
ンのいずれかに接続される（この接続の選択はマルチプ
レクサ315の設定によって決定されるが）復号ユニット3
12（バレルシフタ）の出力に接続されたオペランド入力
Ａを含む演算論理ユニット310′から形成されている。
オペランド入力Ｂは、BUSYラインか一組のアキュムレー
タ316の出力のいずれかに接続でき、この選択はマルチ
プレクサ317の設定によって決定されている。異なった
計算モードで演算するために、ボロー（borow）処理回
路730はユニット310′のRE入力に適当なボロー情報を供
給するために具えられている。このユニットは、BUSIラ
イン上に運ばれた命令コードによって提供された種々の
伝えられた演算が実行される様に、ユニット310′の入
力Ｋに印加されるべき“alu"制御コードを決定する。ス
テータスレジスタ処理回路372はステータスレジスタ374
にデータを供給する。マルチプレクサ376は、レジスタ3
74からか、あるいはユニット310′のSALU出力からのい
ずれかからより生じるデータを、あるいは１組のアキュ
ムレータ316が先入れ先出し（FIFO）型メモリ382の出力
から生じるデータをBUSZライン上で接続する。本ユニッ
トは、我々がそれぞれ実数、複素数、倍精度モードで演
算することを示す信号を結線SP,CX,DPの１つに供給する
ために、SUSIラインに接続されたモード検出器384をま
た含んでいる。１組のMOD結線にグループ分けされた信
号のこの組は、回路370と372に印加され、そこでユニッ
ト310の制御の処理およびレジスタ370の処理は適当に実
行できる様になっている。同様に、クロック回路386
は、種々の回路、および特に回路370と372の制御のため
に、種々の信号θ_iを供給する。

シーケンサ回路223は信号▲▼，▲
▼および▲▼を受信し、これはメモリ221に含
まれるプログラムに具えられたテスト命令によってテス
トされる。HALTS信号は通常のやり方で処理ユニット10
の演算を停止する。プログラムカウンタ222は固定さ
れ、プロセッサは特殊NOPプログラムを実行する。

第13図は、如何にしてD0-7とD8-15ポートが、共通BUS
X,BUSY,BUSZラインに接続されているかを示している。
これ等の異なったラインは、16ビット２進語を送信す
る。ポートD0-7およびボートD8-15に到着するデータ
は、ラインBUSXかラインBUSYのいずれかに向けられる。
同様に、ラインBUSZから生じるデータは、ポートD0-7お
よび／あるいはD8-15に送信できる。このために、その
入力がそれぞれD0-7ポートおよびD8-15ポートに接続さ
れている２つのトランスファーレジスタ320と325と共に
動作する多数の３状態増幅器301,302,…,310が具えられ
ている。レジスタ320の出力は増幅器302と303の入力に
接続され、一方、レジスタ325の出力は増幅器306と307
の入力に接続されている。増幅器301と308の入力におい
て、信号は０である。BUSXラインは増幅器301,302,305
及び306の出力に接続され、BUSYラインは増幅器303,30
4,307及び308の出力に接続されている。ポートD0-7とD8
-15はそれぞれ増幅器309と310の出力に接続され、その
入力はBUSZラインに接続されている。トランスファーレ
ジスタは制御回路330の信号φ₀＋φ₂によって制御さ
れ、これは、BUSIラインからのデータより、信号BCSお
よび信号φ₀₃より、増幅器301から310までについて、通
過かブロック状態L301からL310までのコマンドを作成す
る。D0-7ポートとD8-15ポートは分離でき、選択は異な
ったアドレスによって行われる（表Ｉを見よ）。後者の
場合、D0-7ポートは常にX,Y,Z BUSESの最低桁位ビット
（LSB）に接続され、D0-7ポートがそれぞれBUSXライン
とBUSYラインに接続されるべきなら、８つの最高桁位ビ
ット（MSB）は３状態増幅器301,304により強制的に０に
されることに注目するのが重要である。同様にして、D8
-15ポートは常にX,Y,Z BUSの最高桁位ビットに接続さ
れ、増幅器305,308はそれぞれBUSXラインとBUSYライン
の最低桁位ビットの０レベルを保証する。

以下の表IIIは、３状態増幅器301から310までの低イ
ンピーダンス通過コマンドを集約している。増幅器の制
御のゼロ「０」レベルはそれを低インピーダンス状態に
することに注目すべきである。

第14図は、D0-7および／あるいはD8-15ポートに接続
されたマスタBUSの種々の信号のタイミング図を示して
いる。Ｗで書込み信号が表され、Ｒで読み取り信号が表
されている。アドレスはAS信号の０状態によって確認さ
れ、信号SR▲▼は転送の方向を示している。この図
は、プロセッサが他のプロセッサとデータを交換する場
合に有効である。しかし、プロセッサが外部メモリとデ
ータを交換する場合には、図は少々異なる。外部素子無
しに外部メモリとプロセッサの両立性を保証するため
に、この変更は必要である。このタミイング図は第15図
に示されている。以前のものに対する差は次の様になっ
ている。

A-SR/はFoの第２上昇エッジによって同期されてい
る。

B-ASは書込みに対し「０」にはならぬ。

表IVは第14図と第15図に示された時間の定義を与えてい
る。

BUSIラインによって送られた特殊命令は、プロセッサ
が他のプロセッサと接続できるか、あるいは外部のラン
ダムアクセスメモリと接続できる様に具えられている。

内部メモリ256と257は外部メモリと並列で使用できる
ことに注目するのは適切である。このことは、あるアル
ゴリズムの実行時間を減少させる。

第16図は本発明のプロセッサの48ピンを示している。
ピンVCCとVCCは供給電圧が接続さているピンである。X1
とX2は水晶を接続するためのピンであり、信号F0はこの
水晶から導かれている。ピンHE,HR,RE、RRの存在は注目
されよう。と云うのは、これ等のピンは例えば各レジス
タ中で下降遷移を記録できるからである。これ等のレジ
スタの各々は、これ等のピンが接続されているシーケン
サ223によってテストされた後に０にリセットされる。
この様にして、内部プログラムの走行を外部クロックと
同期させることが可能となる。

【図面の簡単な説明】

第１図は本発明によるプロセッサを、第２図は本発明に
よる階層構成の第１の例を、第３図は本発明による階層
構成の第２の例を、第４図は本発明による階層構成の第
３の例を、第５図は本発明による階層構成の第４の例
を、第６図はシーケンシャル制御回路の詳細な実施例を
表している。 第７図は第６図のシーケンシャル回路の状態を表す図で
ある。 第８図は接続モードVEの時間図である。 第９図はモードVEにおけるマスタ回路とスレーブ部の間
の交換を表す流れ図である。 第10図は接続モードPEの時間図である。 第11図は接続モードPEの場合に第９図の流れ図に行われ
るべき修正を、第12図は本発明のプロセッサにより適合
した処理ユニットを、第13図は第12図の処理ユニットと
外部に対するポートの間の接続を表している。 第14図はプロセッサがマスタになっているライン上の交
換の時間図を、第15図はメモリとの交換の時間図を、第
16図はプロセッサとその48ピンを示している。 10…処理ユニット、12…入力バッファメモリ 14…出力バッファメモリ、20…シーケンシャル制御回路 24,26,32,34,36,38,58,301〜311…３状態増幅器 50…デコーダ、60…バリデーション回路 85…ランダムアクセスメモリ、82…回路 85…メモリ、90…プロセッサ 101,102,103,104,133…Ｄ型フリップフロップ 106…２入力アンドゲート、110…命令復号器 120…論理回路、125…遅延回路 130,131…オアゲート、134…２状態マルチプレクサ 135,136…命令復号器、138…復号器 220…命令レジスタ、221…プログラムメモリ 222…プログラムカウンタ、223…シーケンサ回路 250…乗算ユニット、252,254…入力 256,257…内部メモリ（RAM）、260,261,270,271…バッ
ファレジスタ 264,265…レジスタ、275…ポインタ 280,281…アドレスポインタ、300,310′…演算論理ユニ
ット 312…復号ユニット、315,317,376…マルチプレクサ 316…アキュムレータ,320,325…トランスファーレジス
タ 330…制御回路、370…ボロー処理回路 372…ステータスレジスタ処理回路、374…ステータスレ
ジスタ 382…FIF0メモリ、386…クロック回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】単一モジュールに集積化するために設けら
   れ、他の信号処理回路、特に他のプロセッサと組んで階
   層多重構造を形成する信号処理のためのプロセッサであ
   って、BUSIラインにより送られてくる命令に従って動作
   する信号処理装置から形成されるプロセッサ（PSI2）に
   おいて、 特にマスタ信号処理回路（PSI1）に接続さるべきAD0-7
   ポートを具備するスレーブ部（ESCLAVE）と、該マスタ
   信号処理回路（PSI1）からAD0-7ポートを介して入って
   くるデータを書込み且つ読出して処理ユニット（10）で
   処理するようにできる入力バッファメモリ（12）と、マ
   スタ信号処理回路（PSI1）へAD0-7ポートを介して供給
   されるためにそれが通信するのに必要であると言う信号
   （CS0,CS1,R/W）がマスタ信号処理回路（PSI1）から受
   け取られた場合に、処理ユニット（10）で処理されたデ
   ータを書込み次に読出してAD0-7ポートを介してマスタ
   信号処理回路（PSI1）に供給する出力バッファメモリ
   （14）と、処理ユニット（10）とマスタ信号処理回路
   （PSI1）とへバッファメモリ（12,14）へのアクセスが
   それらへ割当てられたかどうかを示す信号を供給するた
   めのシーケンシャル制御回路（20）とを具え、該プロセ
   ッサは別のポート（D0-7,D8-15）を有し、且つその別の
   ポート（D0-7,D8-15）を通るデータを、そのプロセッサ
   と構造的に等しい少なくとも１個のスレーブプロセッサ
   （PSI2,PSI3,PSI11,PSI4,PSI21,PSI22,PSI23,PSI24,PSI
   25）のスレーブ部（ESCLAVE）と交換するため配設され
   たマスタ部（MAITRE）を含んでいることを特徴とするプ
   ロセッサ。
2. 【請求項２】AD0-7ポートが外部メモリをアドレッシン
   グするためにプロセッサ（PSI2）で生じたアドレスコー
   ドを直接供給され得る特許請求の範囲第１項記載のプロ
   セッサ。
3. 【請求項３】マスタ部（MAITRE）が自己といくつかのス
   レーブ回路の一つとの間のデータ交換を選択するための
   選択回路（50）を具えることを特徴とする特許請求の範
   囲第１項または第２項記載のプロセッサ。
4. 【請求項４】選択回路の出力端子をAD0-7ポートに関連
   させ、外部メモリのアドレッシングフィールドを拡張さ
   せたことを特徴とする特許請求の範囲第１項ないし第３
   項のうちのいずれか一項に記載のプロセッサ。
5. 【請求項５】スレーブ部（ESCLAVE）を２個の接続モー
   ド、すなわち第１モード（VE）及び第２モード（PE）に
   おくことができ、第１モード（VE）ではプロセッサが直
   接マスタ回路に従属し、第２モード（PE）ではプロセッ
   サが一方ではAD0-7ポートによりマスタ回路に従属し、
   他方ではプロセッサへ結合されたメモリをアドレスでき
   る特許請求の範囲第１項ないし第４項のうちのいずれか
   一項に記載のプロセッサ。
6. 【請求項６】マスタ部（MAITRE）が第１モード（VE）と
   第２モード（PE）とのいずれか一方で動作できる部分の
   ２系列を含んでおり、第１モード（VE）においてはこれ
   ら二つの系列が独立に運転され、第２モード（PE）にお
   いてはこれら二つの系列が単一の部分として連結して運
   転されることを特徴とする特許請求の範囲第３項ないし
   第５項のうちのいずれか一項に記載のプロセッサ。
7. 【請求項７】シーケンシャル制御回路（20）が、 ‐ バッファレジスタ（12,14）が一般に利用できる第
   １状態と、 ‐ バッファレジスタ（12,14）がマスタ信号処理回路
   （PSI1）のみに利用できる第２状態と、 ‐ バッファレジスタ（12,14）が処理ユニット（10）
   に利用できる第３状態と、の３個の主な状態で動作でき
   る回路であり、 マスタ信号処理回路（PSI1）が第１状態から第２状態へ
   及び第２状態から第３状態への遷移を制御し、プロセッ
   サ内のソフトウエアが第３状態から第１状態への遷移を
   制御することを特徴とする特許請求の範囲第１項ないし
   第６項のうちのいずれか一項に記載のプロセッサ。
8. 【請求項８】複数のプロセッサのうちの少なくとも１個
   が特許請求の範囲第１項ないし第６項のうちいずれか一
   項に記載の複数のプロセッサを具える多重処理構造プロ
   セッサ。
9. 【請求項９】多重処理構造プロセッサを形成するプロセ
   ッサの少なくとも一つが第２モード（PE）であることを
   特徴とする特許請求の範囲第８項記載の多重処理構造プ
   ロセッサ。
10. 【請求項１０】多重処理構造プロセッサを形成するプロ
    セッサの少なくとも一つが第１モード（VE）であること
    を特徴とする特許請求の範囲第８項記載の多重処理構造
    プロセッサ。