KR20000076962A - 반도체 기억 장치, 및 그 내부 회로를 활성화시키기 위한신호의 타이밍 발생 방법 - Google Patents

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Abstract

본 발명의 반도체 기억 장치는, 커맨드 입력 신호를 기점으로 하여, 동기식 마스크 ROM의 센스 증폭기 활성화 신호 또는 래치 캡쳐 신호가 설정 레이턴시의 클럭수에 따른 사이클 후에 클럭 신호의 활성화 또는 비활성화에 동기화되도록 펄스폭을 결정하여 타이밍을 발생시키는 수단을 포함한다.

Description

반도체 기억 장치, 및 그 내부 회로를 활성화시키기 위한 신호의 타이밍 발생 방법{SEMICONDUCTOR STORAGE DEVICE, AND METHOD FOR GENERATING TIMING OF SIGNAL FOR ACTIVATING INTERNAL CIRCUIT THEREOF}
본 발명은 반도체 기억 장치 및 그 내부 회로를 활성화하는 신호의 타이밍 발생 방법에 관한 것이다.
종래, 센스 증폭기 활성 신호 또는 래치 캡쳐 신호의 타이밍을 발생시키는 경우, 내부의 지연 회로만을 이용하여 READ 커맨드 입력 신호로부터 타이밍을 발생시켜 왔다. 따라서, 내부 지연 회로의 전원 및 온도 의존성, 또는 트랜지스터의 임계치 전압 의존성을 고려하여 타이밍을 적정화해야만 했기 때문에, 그 타이밍의 적정화로 인해 설계가 어려웠다.
또한, 타이밍을 설정하여도, 전원, 온도 또는 트랜지스터의 임계치가 변화하면, 타이밍의 시간적 위치도 상당히 변화한다. 따라서, 설정치로부터의 변동은 동작 마진을 감소시킨다.
특히, 동기식 마스크 ROM의 경우, 출력되는 데이터를 선정된 사이클 기간 내에 래치해야 하며, 그 사이클 기간 내에 데이터의 래치가 완결되도록 온도, 전압 및 확산 파라미터로 인한 타이밍의 지연을 고려하여 타이밍을 설계해야 한다. 따라서, 설계가 복잡하다.
도 12는 종래예의 블록도를 도시하고 있다.
도 12에 도시된 구조는 타이밍 발생 회로(22), 셀(A31 내지 D34), 센스 증폭기(A41 내지 D44), 래치(A51 내지 D54) 및 출력 버퍼(23)를 포함한다. READ 커맨드를 입력할 때 발생되는 펄스 신호 READ는 타이밍 발생 회로(22)로 입력되고, 센스 증폭기 활성화 신호 SAEB 및 래치 캡쳐 신호 SALT가 출력된다.
센스 증폭기 활성화 신호 SAEB는 센스 증폭기(A41 내지 D44)에 입력되고, 래치 캡쳐 신호 SALT는 래치(A51 내지 D54)에 입력된다. 또한, 래치(A51 내지 D54)의 출력은 출력 버퍼(23)에 입력되어, 선택 신호 BURST0 내지 BURST3에 따라 선택적으로 도통된다. 출력 버퍼(23)에 입력된 데이터는 외부 클럭에 동기화된 내부 클럭 신호 ICLK에 동기하여 출력된다.
도 13에 도시된 타이밍도는 도 12에 도시된 종래예의 클럭을 설명하기 위한 타이밍도이다. 도 14는 종래예의 타이밍 발생 회로(22)를 도시하고 있고, 도 15는 그 타이밍 발생 회로의 타이밍도를 도시하고 있다.
아래에서, 종래예의 동작이 설명될 것이다. 도 12는 종래예의 블록도이고, 도 13은 종래예의 타이밍도이다. 도 12에 도시된 동작이 아래에서 설명될 것이다.
READ 커맨드를 외부 클럭 CLK에 입력하면, 펄스 신호 RECMDB 및 READ가 발생된다. 이러한 펄스 신호들은 내부 클럭 ICLK에 동기화되어 있지 않지만, 지연 회로(24 및 25)를 이용하는 타이밍 발생 회로(22)를 통해 센스 증폭기 활성화 신호 SAEB 및 래치 캡쳐 신호 SALT를 발생시킨다. 즉, SAEB 및 SALT의 타이밍은 외부 클럭 CLK의 타이밍에 의존하지 않지만, 펄스폭을 결정한다(도 13의 ① 및 ②). 센스 증폭기 활성화 신호 SAEB는 센스 증폭기(A41 내지 D44)를 활성화하고, 셀(A31 내지 D34)로부터 데이터를 판독하여, 그 데이터를 출력한다. 래치 캡쳐 신호 SALT는 래치(A51 내지 D54)를 활성화하여, 센스 증폭기(A41 내지 D44)로부터 출력된 데이터를 래치한다. 이 동작들은 레이턴시(대기 시간) 기간에서 수행된다.
레이턴시 기간 내에 래치된 데이터는, 각각 버스트 출력을 결정하는 신호 BURST0 내지 BURST3 중 어떤 신호가 선택되는지에 따라 출력 버퍼에 입력된다. 도 13은 BURST0, BURST1, BURST2가 순차적으로 선택된 경우를 도시하고 있다. 따라서, 레이턴시 기간 후에 BURST0가 최초로 선택되고, 래치(A51) 내의 데이터는 출력 버퍼에 입력된다. 그 다음, OA0가 내부 클럭 ICLK와 동기하여 출력된다. 이것이 버스트 기간이다. BURST1가 BURST0 다음으로 선택되기 때문에, 래치(B52) 내의 데이터가 다음 사이클에서 출력되고, OA1이 출력된다. 이것은 셀 데이터의 래치를 미리 완료하고, 버스트 기간 내에 래치된 데이터를 매 사이클마다 출력하는 시스템이다. 따라서, 레이턴시 기간 내에 데이터의 래치를 완료할 필요가 있다.
상기의 내용을 실현하기 위한 종래예의 회로 동작이 아래에 설명될 것이다.
도 14는 종래예의 타이밍 발생 회로(22)이다. 이러한 회로의 동작이 도 14의 타이밍도를 참조하여 아래에 설명될 것이다. READ 커맨드가 입력되면, 도 14의 READ 단자에 펄스가 입력된다. 센스 증폭기 활성화 신호 SAEB는 펄스 신호 READ에 의해 'L' 레벨로 설정된다. 그 다음, 도 15에 도시된 펄스가 지연(A24 및 B25)(도 15에서 A 및 B로 표시됨)에 따라 SAEB 및 SALT로부터 발생된다.
결과적으로, 도 15의 타이밍도에 도시된 바와 같이, 센스 증폭기 활성화 신호 SAEB 및 래치 캡쳐 신호 SALT는 내부 클럭 ICLK에 동기화되지 않고, 지연(A24) 및 지연(B25)에 의해 결정되는 펄스가 된다.
지연(A24 및 B25)은 트랜지스터 또는 배선 용량을 이용하여 발생된다. 그러나, 지연(A24 및 B25)은 전압, 온도 또는 확산 파라미터에 의해 변동되기 때문에, 레이턴시 기간동안 데이터의 래치를 완료하기 위한 타이밍으로서 지연(A24 및 B25)을 이용하기는 어렵다.
상기의 종래 기술에서, 센스 증폭기 활성화 신호 또는 래치 캡쳐 신호의 타이밍을 발생시키기 위해, 타이밍은 내부 지연 회로만을 이용하여 READ 코맨드 입력 신호로부터 발생된다. 따라서, 내부 지연 회로의 전원 및 온도 의존성, 및 트랜지스터의 임계치 전압 의존성을 고려하여, 타이밍을 적정화해야 한다. 따라서, 타이밍의 적정화로 인해 설계가 어려워진다.
또한, 타이밍이 설정되더라도, 전원, 온도 또는 트랜지스터의 임계치가 변화할 때, 타이밍의 시간적 위치도 상당히 변동한다. 따라서, 설정치로부터의 변동은 동작 마진을 감소시킨다.
특히, 동기식 마스크 ROM의 경우, 출력되는 데이터를 선정된 사이클 기간동안 래치하고, 래치가 그 사이클 기간 내에 완료되도록 타이밍을 설계해야하기 때문에, 온도, 전압 또는 확산 파라미터로 인한 타이밍의 지연을 고려할 때, 타이밍의 설계는 어렵다.
본 발명의 목적은, 전원, 온도 의존성, 또는 트랜지스터의 임계치 전압 의존성에 무관하게 타이밍을 적정화할 수 있는 반도체 기억 장치, 및 그 내부 회로를 활성화하는 신호의 타이밍을 발생하는 방법을 제공하는 것이다.
본 발명의 반도체 기억 장치는, 커맨드 입력 신호를 기점으로 하여, 동기식 마스크 ROM의 센스 증폭기 활성화 신호 또는 래치 캡쳐 신호가 설정 레이턴시의 클럭수에 따른 사이클 후의 클럭 신호의 활성화 또는 비활성화에 동기화되도록 펄스폭을 결정하여, 타이밍을 발생시키는 수단을 포함한다.
또한, READ 커맨드가 커맨드 입력 신호로서 입력될 때 외부 클럭을 이용하는 것이 허용된다.
또한, 반도체 기억 장치는, 레이턴시 계산 회로, 타이밍 발생 회로, 복수의 셀, 복수의 센스 증폭기, 복수의 래치 및 출력 버퍼를 포함하고, 레이턴시 계산 회로는 레이턴시를 결정하기 위한 복수의 신호, 외부 클럭으로부터 발생된 내부 클럭 신호, 및 READ 커맨드가 입력될 때 발생되는 신호를 수신하고, 복수의 신호를 타이밍 발생 회로에 출력하기 위한 수단을 포함하고, 타이밍 발생 회로는 READ 커맨드가 입력될 때 발생되는 펄스 신호와 재설정 신호를 수신하고, 센스 증폭기 활성화 신호를 센스 증폭기에 출력하며, 래치 캡쳐 신호를 래치로 출력하기 위한 수단을 포함하고, 복수의 래치는 래치의 출력들을 선택 신호에 따라 선택적으로 도통시킴으로써, 출력을 출력 버퍼에 공급하기 위한 수단을 포함하며, 각각의 출력 버퍼는 래치로부터 공급된 데이터를 외부 클럭과 동기화된 클럭 신호에 동기하여 출력하기 위한 수단을 포함할 수 있다.
반도체 기억 장치의 내부 회로를 활성화하는 신호의 타이밍을 발생시키기 위한 본 발명의 방법은, 외부 클럭에 대해 READ 커맨드를 입력함으로써 펄스 신호를 발생시키는 단계; 펄스 신호에 따라, 외부 클럭으로부터 발생된 내부 클럭 신호에 각각 동기화된 레이턴시 계산 회로 및 타이밍 발생 회로를 통해, 센스 증폭기 활성화 신호 및 래치 캡쳐 신호를 발생시키는 단계; 센스 증폭기 활성화 신호에 따라 센스 증폭기들을 활성화함으로써, 셀에 대한 데이터를 판독 및 출력하는 단계; 래치 캡쳐 신호에 따라 래치들을 활성화함으로써, 센스 증폭기들로부터 출력된 데이터를 래치하는 단계; 버스트 출력을 각각 결정하는 선택 신호들 중 어떤 신호가 선택되는지에 따라, 레이턴시 기간 내에 래치된 데이터를 출력 버퍼에 입력하는 단계; 및 래치로부터 입력된 데이터를 내부 클럭 신호에 동기하여 출력 버퍼로 출력하는 단계를 포함한다.
또한, 레이턴시 계산 회로의 동작 방법은, READ 커맨드를 수신함으로써 펄스 신호를 발생시키는 단계; 레이턴시를 미리 결정된 값으로 설정함으로써 레이턴시를 결정하기 위한 복수의 신호를 입력하는 단계; 외부 클럭으로부터 발생된 내부 클럭 신호에 따라, 매 사이클마다 레지스터에 데이터를 저장하는 단계; 및 복수의 신호를 내부 클럭 신호에 동기하여 내부 클럭 신호로 출력하는 단계를 포함할 수 있다.
또한, 타이밍 발생 회로를 통해 센스 증폭기 활성화 신호 및 래치 캡쳐 신호를 발생시키는 단계는, READ 커맨드를 입력함으로써 펄스 신호를 발생시키는 단계; 펄스 신호에 따라, 센스 증폭기 활성화 신호를 'L' 레벨로 설정하는 단계; 레이턴시 계산 회로로부터 출력된 제1 펄스 신호에 따라 래치 캡쳐 신호를 'H' 레벨로 설정하는 단계; 및 제1 펄스 신호의 1 사이클 후에 레이턴시 계산 회로로부터 출력된 제2 펄스 신호에 따라, 센스 증폭기 활성화 신호를 'H' 레벨로 재설정하고, 래치 캡쳐 신호를 'L' 레벨로 재설정하며, 센스 증폭기 활성화 신호 및 래치 캡쳐 신호를 외부 클럭으로부터 발생된 내부 클럭에 동기화된 펄스로 변환하는 단계를 포함한다.
따라서, READ 커맨드(CAS 어드레스)가 기점으로서 입력될 때 외부 클럭을 이용하여, 동기식 마스크 ROM의 센스 증폭기 활성화 신호 또는 래치 캡쳐 신호가 설정 레이턴시의 클럭수에 따른 사이클 후의 클럭 신호의 활성화 또는 비활성에 동기화되도록 펄스폭을 결정하기 때문에, 전원, 온도 의존성 또는 트랜지스터의 임계치 전압 의존성에 무관하게 타이밍을 적정화할 수 있다.
또한, 이러한 방법에 따라 타이밍을 설정하면, 전원, 온도 또는 트랜지스터 임계치가 변화하는 경우에도 타이밍의 시간적 위치는 거의 변동하지 않기 때문에, 동작 마진을 증가시킬 수 있다.
도 1은 본 발명의 제1 실시예의 블럭도.
도 2는 본 발명의 제1 실시예의 타이밍도.
도 3은 본 발명의 제1 실시예의 레이턴시 계산 회로를 도시하는 도면.
도 4는 본 발명의 제1 실시예의 레이턴시 계산 회로 내의 레지스터 회로를 도시하는 도면.
도 5는 본 발명의 제1 실시예의 레이턴시 계산 회로의 타이밍도.
도 6은 본 발명의 제1 실시예의 타이밍 발생 회로를 도시하는 도면.
도 7은 본 발명의 제1 실시예의 타이밍 발생 회로의 타이밍도.
도 8은 본 발명의 제2 실시예의 블럭도.
도 9는 본 발명의 제2 실시예의 타이밍도.
도 10은 본 발명이 제2 실시예의 레이턴시 계산 회로를 도시하는 도면.
도 11은 본 발명의 제1 실시예의 레이턴시 계산 회로 내의 레지스터 회로를 도시하는 도면.
도 12는 종래예의 블럭도.
도 13은 도 12의 종래예의 블럭도를 설명하기 위한 타이밍도.
도 14는 종래예의 타이밍 발생 회로를 도시하는 도면.
도 15는 종래예의 타이밍 발생 회로의 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 11 : 레이턴시 계산 회로
2, 12, 22 : 타이밍 발생 회로
3, 13, 23 : 출력 버퍼
24, 25 : 지연 A, B
31∼38 : 셀
41∼48 : 센스 증폭기
51∼58 : 래치
61∼64 : 레지스터
본 발명의 실시예들이 첨부된 도면을 참조하여 아래에서 설명될 것이다.
본 발명의 제1 실시예는, 레이턴시 계산 회로(1), 타이밍 발생 회로(2), 셀(A31 내지 D34), 센스 증폭기(A41 내지 D44), 래치(A451 내지 D54) 및 출력 버퍼(3)를 포함한다. 각각 레이턴시를 결정하는 신호 CL3 및 CL4, 외부 클럭으로부터 발생된 내부 클럭 신호 ICLK 및 READ 커맨드가 입력될 때 발생되는 신호 RECMDB가 레이턴시 계산 회로(1)에 입력되고, 신호 LATE0 및 LATE1이 타이밍 발생 회로(2)에 출력된다. READ 커맨드가 입력될 때 발생되는 펄스 신호 READ와 리셋 신호 RESET이 타이밍 발생 회로(2)에 입력되고, 센스 증폭기 활성화 신호 SAEB 및 래치 캡쳐 신호 SALT가 출력된다.
센스 증폭기 활성화 신호 SAEB는 센스 증폭기(A41 내지 D44)에 입력되고, 래치 캡쳐 신호 SALT는 래치(A51 내지 D54)에 입력된다. 또한, 래치(A51 내지 D54)의 출력들은 출력 버퍼에 입력되고, 선택 신호 BURST0 내지 BURST3에 의해 선택적으로 도통된다. 출력 버퍼(3)로 입력된 데이터는 외부 클럭 신호에 동기화된 내부 클럭 신호 ICLK와 동기하여 출력된다.
도 2에 도시된 본 발명의 제1 실시예의 타이밍도는, 도 1에 도시된 본 발명의 제1 실시예의 블록도를 설명하기 위한 타이밍도이다. 도 3은 본 발명의 제1 실시예의 레이턴시 계산 회로(1)를 도시하고 있고, 도 4는 제1 실시예의 레이턴시 계산 회로(1)의 레지스터 회로를 도시하고 있고, 도 5는 제1 실시예의 레이턴시 계산 회로(1)의 타이밍도를 도시하고 있다.
도 6은 본 발명의 제1 실시예의 타이밍 발생 회로(2)를 도시하고 있고, 도 7은 제1 실시예의 타이밍 발생 회로(2)의 타이밍도를 도시하고 있다.
그 다음, 본 발명의 제1 실시예의 동작이 아래에 설명될 것이다.
도 1은 본 발명의 제1 실시예의 블록도이고, 도 2는 제1 실시예의 타이밍도이다. 도 1의 동작이 아래에 설명될 것이다.
READ 커맨드를 외부 클럭 CLK에 입력하면, 펄스 신호 RECMDB 및 READ가 발생된다. 이러한 펄스 신호들은, 외부 클럭으로부터 발생된 내부 클럭 신호 ICLK에 각각 동기화된 레이턴시 계산 회로(1) 및 타이밍 발생 회로(2)를 통해 센스 증폭기 활성화 신호 SAEB 및 래치 캡쳐 신호 SALT를 발생시킨다. 즉, SAEB 및 SALT의 타이밍은 복수의 사이클 후, 외부 클럭으로부터 발생된 내부 클럭 신호 ICLK와 동기하여 발생된다(도 2의 ① 및 ②). 센스 증폭기 활성화 신호 SAEB는 센스 증폭기(A41 내지 D44)를 활성화시키고, 셀(A31 내지 D34)로부터 데이터를 판독하여 그 데이터를 출력한다. 래치 캡쳐 신호 SALT는 래치(A51 내지 D54)를 활성화시키고, 센스 증폭기(A41 내지 D44)로부터 출력된 데이터를 래치한다. 상기의 동작들은 도 2에 도시된 레이턴시 기간 내에 수행된다.
레이턴시 기간 내에 래치된 데이터는 각각 버스트 출력을 결정하는 신호 BURST0 내지 BURST3 중 어느 신호가 선택되는지에 따라 출력 버퍼에 입력된다. 도 2는 BURST0, BURST1, BURST2, BURST3가 순차적으로 입력되는 경우를 도시하고 있다. 따라서, 레이턴시 기간 후, BURST0가 최초로 선택되고, 래치(A51) 내의 데이터가 출력 버퍼에 입력된다. 그 다음, OA0가 내부 클럭 신호 ICLK와 동기하여 출력된다. 이것이 버스트 기간이다. BURST1이 BURST0 다음에 출력되므로, 래치(A51) 내이 데이터는 다음 사이클에서 출력되고, OA1이 출력된다.
즉, 이것은 레이턴시 기간 내에 셀 데이터의 래치를 미리 완료하고, 버스트 기간 내에 래치된 데이터를 매 사이클마다 출력하는 시스템이다. 따라서, 레이턴시 기간 내에 데이터의 래치를 완료할 필요가 있다.
상기의 내용을 실현하기 위한 회로 동작이 설명될 것이다.
우선, 도 1의 블럭도에 도시된 레이턴시 계산 회로(1)의 동작이 설명된다. 도 3의 회로는 레이턴시 계산 회로(1)를 도시하고 있으며, 회로(1)의 동작점 타이밍은 도 5에 도시되어 있다. READ 커맨드가 입력되면, 한 사이클에 대한 신호들이 RECMDB에서 발생된다. 레이턴시가 4로 설정된 것으로 가정하면, CL4=H와 CL3=L이 입력된다. 데이터는 외부 클럭으로부터 발생된 내부 클럭 신호 ICLK에 의해 매 사이클마다 3개의 레지스터에 저장된다. 레지스터 회로는 도 4에 도시되어 있으며, 내부 클럭 신호 ICLK에 동기하여 데이터를 입출력한다. 레이턴시 계산 회로(1)로부터 출력된 LATE0 및 LATE1에 대한 데이터는 도 5의 타이밍도에 도시된 클럭과 동기화된 펄스가 된다.
레이턴시 계산 회로(1)로부터 출력된 신호 LATE0 및 LATE1는 타이밍 발생 회로(1)에 입력된다. 타이밍 발생 회로(2)는 도 6에 도시된 회로이다. 회로의 동작이 도 7의 타이밍도를 참조하여 아래에 설명될 것이다. READ 커맨드가 입력되면, 도 6의 READ 단자에 펄스가 입력된다. 센스 증폭기 활성화 신호 SAEB는 펄스 신호 READ에 따라 'L' 레벨로 설정된다. 또한, 래치 캡쳐 신호 SALT는 레이턴시 계산 회로(1)로부터 출력된 LATE0의 펄스에 따라 'H' 레벨로 설정된다. 그 다음, 센스 증폭기 활성화 신호 SAEB는 'H' 레벨로 재설정되고, 래치 캡쳐 신호 SALT는 1 사이클의 LATE0 후에 레이턴시 계산 회로(1)로부터 출력된 LATE1의 펄스에 따라 'L' 레벨로 재설정된다.
결과적으로, 도 7의 타이밍도에 도시된 바와 같이, 센스 증폭기 활성화 신호 SAEB 및 래치 캡쳐 신호 SALT는 외부 클럭으로부터 발생된 내부 클럭 신호 ICLK와 동기화된 펄스가 된다.
도 8은 본 발명의 제2 실시예의 블럭도를 도시하고 있다.
본 발명의 제2 실시예는, 레이턴시 계산 회로(11), 타이밍 발생 회로(12), 셀(A31 내지 H38), 센스 증폭기(A41 내지 H48), 래치(A51 내지 H58) 및 출력 버퍼(13)를 포함한다. 각각 레이턴시를 결정하는 신호 CL3, CL4 및 CL5, 외부 클럭으로부터 발생된 내부 클럭 신호 ICLK, 및 READ 커맨드가 입력될 때 발생된 신호 RECMDB가 레이턴시 계산 회로(11)에 입력되고, 신호 LATE0 및 LATE1이 타이밍 발생 회로(12)로 출력된다. READ 커맨드가 입력될 때 발생된 펄스 신호 READ 및 리셋 신호 RESET이 타이밍 발생 회로(12)에 입력되고, 센스 증폭기 활성화 신호 SAEB 및 래치 캡쳐 신호 SALT가 출력된다.
센스 증폭기 활성화 신호 SAEB가 센스 증폭기(A41 내지 H48)에 입력되고, 래치 캡쳐 신호 SALT가 래치(A51 내지 H58)에 입력된다. 또한, 래치(A51 내지 H58)의 출력은 출력 버퍼(13)에 입력되고, 선택 신호 BURST0 내지 BURST7에 따라 선택적으로 도통된다. 출력 버퍼(13)에 입력된 데이터는 외부 클럭과 동기화된 내부 클럭 신호 ICLK에 동기하여 출력된다.
도 9의 타이밍도는 도 8에 도시된 제2 실시예의 블럭도를 설명하기 위한 타이밍도이다. 도 10은 제2 실시예의 레이턴시 계산 회로(11)를 도시하고 있고, 도 11은 제2 실시예의 레이턴시 계산 회로(11)의 타이밍도를 도시하고 있다.
본 발명의 제2 실시예의 동작이 아래에 설명될 것이다.
도 8은 제2 실시예의 블럭도이고, 도 9는 제2 실시예의 타이밍도이다. 도 8의 동작이 아래에 설명될 것이다.
READ 커맨드를 외부 클럭 CLK에 입력하면, 펄스 신호 RECMDB 및 READ가 발생된다. 이러한 펄스 신호들은, 외부 클럭으로부터 발생된 내부 클럭 신호와 각각 동기화된 레이턴시 회로 및 타이밍 발생 회로를 통해, 센스 증폭기 활성화 신호 SAEB 및 래치 캡쳐 신호 SALT를 발생시킨다. 즉, SAEB 및 SALT의 타이밍은 복수의 사이클 후 외부 클럭으로부터 발생된 내부 클럭 신호 ICLK에 동기하여 발생된다(도 9의 ① 및 ②). 센스 증폭기 활성화 신호 SAEB는 센스 증폭기(A41 내지 H48)를 활성화시키고, 셀(A31 내지 H38)로부터 데이터를 판독하여, 그 데이터를 출력한다. 래치 캡쳐 신호 SALT는 래치(A51 내지 H58)을 활성화시키고, 센스 증폭기(A51 내지 H48)로부터 출력된 데이터를 래치한다. 상기의 동작들은 도 9의 레이턴시 기간 내에 수행된다.
레이턴시 기간 내에 래치된 데이터는 각각 버스트 출력을 결정하는 신호 BURST0 내지 BURST7 중 어느 신호가 선택되는지에 따라 출력 버퍼에 입력된다. 도 9는 BURST0, BURST1, BURST2가 순차적으로 선택되는 경우를 도시하고 있다. 따라서, 레이턴시 기간 후 BURST0가 최초로 선택되고, 래치(A51) 내의 데이터는 출력 버퍼에 입력된다. 그 다음, OA0는 내부 클럭 신호 ICLK와 동기하여 출력된다. 이것이 버스트 기간이다. BURST1이 BURST0 다음에 선택되기 때문에, 래치(A51) 내의 데이터가 다음 사이클에서 출력되고 OA1이 출력된다.
이것은 제1 실시예에서와 마찬가지로, 레이턴시 기간 내에 셀 데이터의 래치를 미리 완료하고, 버스트 기간 내에 래치 데이터를 매 사이클마다 출력하는 시스템이다. 따라서, 레이턴시 기간 내에 데이터의 래치를 완료할 필요가 있다.
상기의 내용을 실현하기 위한 동작이 아래에 설명될 것이다.
우선, 도 8의 블럭도에 도시된 레이턴시 계산 회로(11)의 동작이 설명된다. 도 10의 회로는 레이턴시 계산 회로(11)를 도시하고 있고, 회로(11)의 동작점 타이밍은 도 11에 도시되어 있다. READ 커맨드가 입력되면, 한 사이클에 대한 신호가 RECMDB 내에서 발생된다. 레이턴시가 5로 설정되면, CL5=H, CL4=H 및 CL3=L이 입력된다. 데이터는 외부 클럭으로부터 발생된 내부 클럭 신호 ICLK에 따라 매 사이클마다 4개의 레지스터에 저장된다. 레지스터 회로는 도 4에 도시되어 있으며, 내부 클럭 신호 ICLK와 동기하여 데이터를 입출력한다. 레이턴시 계산 회로(11)로부터 출력된 LATE0 및 LATE1을 위한 데이터는 도 11의 타이밍도에 도시된 것과 같은 클럭에 동기화된 펄스가 된다. 레이턴시는 5로 설정되기 때문에, LATE0 및 LATE1의 펄스는 제1 실시예의 경우에 비해 각각 한 사이클씩 지연된다.
레이턴시 계산 회로(11)로부터 출력된 신호 LATE0 및 LATE1은 타이밍 발생 회로(12)에 입력된다. 타이밍 발생 회로(12)는 도 6에 도시되어 있는 회로이다. 회로의 동작은 제1 실시예에서와 동일한다.
결과적으로, 도 9의 타이밍도에 도시된 바와 같이, 센스 증폭기 활성화 신호 SAEB 및 래치 캡쳐 신호 SALT는 외부 클럭으로부터 발생된 내부 클럭 신호 ICLK에 동기화된 펄스가 된다.
전술한 바와 같이, 본 발명은 다음과 같은 이점을 가진다.
즉, READ 커맨드(CAS 어드레스)가 기점으로서 입력될 때 외부 클럭을 이용하여, 동기식 마스크 ROM의 센스 증폭기 활성화 신호 또는 래치 캡쳐 신호가 설정 레이턴시의 클럭수에 따른 사이클 후의 클럭 신호의 활성화 또는 비활성에 동기화되도록 펄스폭을 결정하기 때문에, 전원, 온도 의존성 또는 트랜지스터의 임계치 전압 의존성에 무관하게 타이밍을 적정화할 수 있다는 이점을 가진다.
또한, 이러한 방법에 따라 타이밍을 적정화하면, 전원, 온도 또는 트랜지스터 임계치가 변화하는 경우에도 타이밍의 시간적 위치가 거의 변동되지 않기 때문에, 동작 마진을 증가시킬 수 있다는 이점도 가진다.
본 발명이 특정예를 참조로 설명되었지만, 이러한 설명은 제한을 위한 것은 아니다. 본 기술 분야의 숙련된 기술자들이라면, 본 발명의 명세서를 참조로 하여, 개시된 실시예들에 대해 다양한 변경을 가할 수 있을 것이다. 따라서, 첨부된 특허 청구의 범위는 이러한 변경 또는 실시예들이 본 발명의 실제 범위에 포함되도록 하는 것이다.

Claims (6)

  1. 반도체 기억 장치에 있어서,
    커맨드 입력 신호를 기점으로 하여, 동기식 마스크 ROM의 센스 증폭기 활성화 신호 또는 래치 캡쳐 신호가 설정 레이턴시의 클럭수에 따른 사이클 후의 클럭 신호의 활성화 또는 비활성화에 동기화되도록 펄스폭을 결정하여, 타이밍을 발생시키는 수단을 포함하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 커맨드 입력 신호는 READ 커맨드가 입력될 때의 외부 클럭인 반도체 기억 장치.
  3. 반도체 기억 장치에 있어서,
    READ 커맨드가 기점으로서 입력될 때 외부 클럭 신호를 이용하여, 동기식 마스크 ROM의 센스 증폭기 활성화 신호 또는 래치 캡쳐 신호가 설정 레이턴시의 클럭수에 따른 사이클 후의 클럭 신호의 활성화 또는 비활성화에 동기화되도록 펄스폭을 결정하여 타이밍을 발생시키는 수단; 및
    레이턴시 계산 회로, 타이밍 발생 회로, 복수의 셀, 복수의 센스 증폭기, 복수의 래치 및 출력 버퍼
    를 포함하고,
    상기 레이턴시 계산 회로는 상기 레이턴시를 결정하기 위한 복수의 신호, 상기 외부 클럭으로부터 발생된 내부 클럭 신호, 및 상기 READ 커맨드가 입력될 때 발생되는 신호를 수신하고, 복수의 신호를 상기 타이밍 발생 회로에 출력하기 위한 수단을 포함하고,
    상기 타이밍 발생 회로는 상기 READ 커맨드가 입력될 때 발생되는 펄스 신호와 재설정 신호를 수신하고, 상기 센스 증폭기 활성화 신호를 상기 센스 증폭기에 출력하며, 상기 래치 캡쳐 신호를 상기 래치로 출력하기 위한 수단을 포함하고,
    상기 복수의 래치는 상기 래치의 출력들을 선택 신호에 따라 선택적으로 도통시킴으로써, 상기 출력을 상기 출력 버퍼에 입력시키기 위한 수단을 포함하며,
    상기 출력 버퍼는 상기 래치로부터 입력된 데이터를 상기 외부 클럭과 동기화된 상기 내부 클럭 신호에 동기하여 출력하기 위한 수단을 포함하는 반도체 기억 장치.
  4. READ 커맨드가 기점으로서 입력될 때 외부 클럭 신호를 이용하여, 동기식 마스크 ROM의 센스 증폭기 활성화 신호 또는 래치 캡쳐 신호가 설정 레이턴시의 클럭수에 따른 사이클 후의 클럭 신호의 활성화 또는 비활성화에 동기화되도록 펄스폭을 결정하여 타이밍을 발생시키는 수단; 및
    레이턴시 계산 회로, 타이밍 발생 회로, 복수의 셀, 복수의 센스 증폭기, 복수의 래치 및 출력 버퍼
    를 포함하고,
    상기 레이턴시 계산 회로는 상기 레이턴시를 결정하기 위한 복수의 신호, 상기 외부 클럭으로부터 발생된 내부 클럭 신호, 및 상기 READ 커맨드가 입력될 때 발생되는 신호를 수신하고, 복수의 신호를 상기 타이밍 발생 회로에 출력하기 위한 수단을 포함하고,
    상기 타이밍 발생 회로는 상기 READ 커맨드가 입력될 때 발생되는 펄스 신호와 재설정 신호를 수신하고, 상기 센스 증폭기 활성화 신호를 상기 센스 증폭기에 출력하며, 상기 래치 캡쳐 신호를 상기 래치로 출력하기 위한 수단을 포함하고,
    상기 복수의 래치는 상기 래치의 출력들을 선택 신호에 따라 선택적으로 도통시킴으로써, 상기 출력을 상기 출력 버퍼에 입력시키기 위한 수단을 포함하며,
    상기 출력 버퍼는 상기 래치로부터 입력된 데이터를 상기 외부 클럭과 동기화된 상기 내부 클럭 신호에 동기하여 출력하기 위한 수단을 포함하는 반도체 기억 장치의 내부 회로를 활성화시키기 위한 신호의 타이밍을 발생시키기 위한 방법에 있어서,
    상기 외부 클럭에 대해 READ 커맨드를 입력함으로써 펄스 신호를 발생시키는 단계;
    상기 펄스 신호에 따라, 상기 외부 클럭으로부터 발생된 내부 클럭 신호에 각각 동기화된 상기 레이턴시 계산 회로 및 상기 타이밍 발생 회로를 통해, 상기 센스 증폭기 활성화 신호 및 상기 래치 캡쳐 신호를 발생시키는 단계;
    상기 센스 증폭기 활성화 신호에 따라 상기 센스 증폭기들을 활성화함으로써, 상기 셀에 대한 데이터를 판독 및 출력하는 단계;
    상기 래치 캡쳐 신호에 따라 상기 래치들을 활성화함으로써, 상기 센스 증폭기들로부터 출력된 데이터를 래치하는 단계;
    버스트 출력을 각각 결정하는 선택 신호들 중 어떤 신호가 선택되는지에 따라, 레이턴시 기간 내에 래치된 데이터를 상기 출력 버퍼에 입력하는 단계; 및
    상기 래치로부터 입력된 데이터를 상기 내부 클럭 신호에 동기하여 상기 출력 버퍼로 출력하는 단계
    를 포함하는 타이밍 발생 방법.
  5. 제4항에 있어서,
    상기 레이턴시 계산 회로의 동작 방법은,
    상기 READ 커맨드를 수신함으로써 펄스 신호를 발생시키는 단계;
    상기 레이턴시를 미리 결정된 값으로 설정함으로써 상기 레이턴시를 결정하기 위한 복수의 신호를 입력하는 단계;
    상기 외부클럭으로부터 발생된 상기 내부 클럭 신호에 따라, 매 사이클마다 레지스터에 데이터를 저장하는 단계; 및
    복수의 신호를 상기 내부 클럭 신호에 동기하여 상기 내부 클럭 신호로 출력하는 단계
    를 포함하는 타이밍 발생 방법.
  6. 제4항에 있어서,
    상기 타이밍 발생 회로를 통해 상기 센스 증폭기 활성화 신호 및 래치 캡쳐 신호를 발생시키는 단계는,
    상기 READ 커맨드를 입력함으로써 펄스 신호를 발생시키는 단계;
    상기 펄스 신호에 따라, 상기 센스 증폭기 활성화 신호를 'L' 레벨로 설정하는 단계;
    상기 레이턴시 계산 회로로부터 출력된 제1 펄스 신호에 따라 상기 래치 캡쳐 신호를 'H' 레벨로 설정하는 단계; 및
    상기 제1 펄스 신호의 1 사이클 후에 상기 레이턴시 계산 회로로부터 출력된 제2 펄스 신호에 따라, 상기 센스 증폭기 활성화 신호를 'H' 레벨로 재설정하고, 상기 래치 캡쳐 신호를 'L' 레벨로 재설정하며, 상기 센스 증폭기 활성화 신호 및 상기 래치 캡쳐 신호를 상기 외부 클럭으로부터 발생된 상기 내부 클럭에 동기화된 펄스로 변환하는 단계
    를 포함하는 타이밍 발생 방법.
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