TW466492B - Semiconductor storage device, and method for generating timing of signal for activating internal circuit thereof - Google Patents

Semiconductor storage device, and method for generating timing of signal for activating internal circuit thereof Download PDF

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TW466492B
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timing
circuit
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TW089105461A
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Hiroyuki Matsubara
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Description

A7 46649 2 _______ B7______ 五、發明說明（'） 發明背景 發明領域 本發明有關一種半導體儲存裝置及用於產生供起動其 內部電路用之信號的方法。 習知枝術說明 爲產生感測放大器起動信號或閂鎖捕捉信號1時序係 習知地僅藉用內部延遲電路產生自讀取（READ)命令輸入 信號，因此，必須藉考慮該內部延遲電路之電源烘應之 相依性及溫度之相依性以及電晶體之臨限電壓相依性使 該時序最佳化，且因此，時序之最佳化已使設計呈困難。 此外，即使時序設定，當電源供應、溫度、或電晶體 之臨限値改變時，該時序之暫時位置已大大地變動，因 此來自設定値之變動將降低操作範圍。 尤其，在同步型遮罩式ROM之情況中，必須閂鎖將在 預定循環週期內輸出之資料，且時序係藉考慮溫度、電 壓、及由於擴散參數之該時序的延遲而設計以使得該資 料之閂鎖係完成於該循環週期中，因此設計係複雜的。 第12圖顯示習知實例之方塊圖。 第12圖中之結構含有一時序產生電路22、單元A31 至D34，感測放大器A41至D44、閂鎖器A51至D54、 及一輸出緩衝器23。當輸入讀取命令時所產生之脈波信 號READ輸入至時序產生電路22時，會輸出感測放大器 起動信號SAEB及閂鎖捕捉信號SALT。 感測放大器起動信號SAEB輸入於感測放大器A4 1至 本紙張又度適用令國國家標準（CNS)A4規格（210 X 297公釐） .^1 - .^1 - - - *fr ϋ I K rt fi ...... d 一 el _ I (請先閱讀背面之沈意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 A7 ,46 649 2_el 五、發明說明（>) D 44,以及閂鎖捕捉信號SALT輸入於閂鎖器A51至D54, 而且，該等閂鎖器A5 1至D54之輸出係輸入於輸出緩衝 器23，以便根據選擇信號BURSTO(叢訊0)至BURST3 (叢訊3 )而選擇性地導通，輸入於输出緩衝器23之資 料係與內部時脈信號ICLK同步地輸出，該內部時脈信號 IC L K同步於外部時脈。 第1 3圖中之時序圖係用於解說第1 2圖中之習知實例 之時脈的時序圖，第Μ圖顯示該習知實例之時序產生電 路22，以及第15圖顯示該時序產生電路之時序圖。 習知實例之操作將描述如下，第1 2圖係習知實例之方 塊圖以及第1 3圖係習知實例之時序圖，第1 2圖中所示 之操作將描述如下。 當輸入READ命令於外部時脈CLK時，會產生脈波信 號RECMDB及READ，該等脈波信號並不與內部時脈 ICLK同步，但它們會透過使用延遲電路24及25之時序 產生電路2 2來產生感測放大器起動信號S A EB及閂鎖捕 捉信號。也就是說，該S A EB及SALT之時序並不根據外 部時脈C L K之時序，但它們會確定脈波寬度（第1 3圖中 之1及2)。該感測放大器起動信號SAEB會起動感測放 大器A4 1至D44以及從該等單元A31至D34讀取資料來 輸出資料。該閂鎖捕捉信號SALT會起動閂鎖器A5 1至 D5 4以閂鎖該等感測放大器A4 1至D44所輸出之資料， 該等操作係執行於潛在（等待時間）週期中。 閂鎖於等待時'間週期中之資料係根據所選擇之用於分 本紙張尺度適用中國國家標準（CNS)A4覘格（210 X 297公釐) -------------^--------訂---------線 <請先閱讀背面之注意事項再填寫本頁) A7 4 6 64 9 2 ___B7__ 五、發明說明（^ ) C請先閱讀背面之注意事項再填寫本頁) 別地確定叢訊輸出之信號BURST 0至BURST 3之何者而 輸入至輸出緩衝器，第13圖顯示其中BURSTO、BURST 1、及BURST2依序選擇之例'因此’ BURSTO係首先在 等待時間週期之後選擇且輸入該閂鎖器A51中之資料至 輸出緩衝器，接著，OA 0係與內部時脈IC LK同步地輸 出，此係叢訊週期。因爲BURST 1係次於BURST 0而選 擇，故閂鎖器B52中之資料會輸出於下一循環時且輸出 Ο A丨，此係先前完成閂鎮單元資料及輸出閂鎖於叢訊週 期與一循環中之資料的系統。因此，必須完成等待時間 週期中之資料閂鎖。 現將描述用於實現上述之習知實例的電路操作如下。 第14圖係習知實例之時序產生電路22，此電路之操作 將藉參考第14圖中之時序圖而描述如下。當輸入READ 命令時，脈波係輸入於第1 4圖中之READ端，感測放大 器起動信號SAEB係藉脈波信號READ而設定於"L"準 位，然後，第I 5圖中所示之脈波係根據延遲器A24及 B25而產生自SAEB及SALT (由第15圖中之A及B所 示）。 經濟部智慧財產局員工消費合作社印製 結果，如第1 5圖中之時序圖所示，感測放大器起動信 號SAEB及閂鎖捕捉信號SALT變成未與內部時脈ICLK 同步之脈波，但它們會由延遲器A24及延遲器B25所確 定。 延遲器A24及B25係利用電晶體或配線電容量予以產 生，然而，因爲該等延遲器A24及B25係由於電壓、溫 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐〉 4 6 649 2 A? ___B7___ 五、發明說明（4 ) (請先閱讀背面之注意事項再填寫本頁) 度 '或擴散參數而變動，故當使用它們時將難以設定該 等延遲器A24及B25當作用於完成該等待時間週期內之 資料閂鎖之時序。 在上述習知技術之情況中，爲產生感測放大器起動信 號或閂鎖捕捉信號|時序僅係利用內部延遲電路而產生 自READ命令輸入信號。因此，必須藉考慮該內部延遲 電路之電源供應及溫度相依性以及電晶體之臨限電壓相 依性。因此，該時序之最佳化會使設計困難。 此外，即使時序設定時，當電源供應、溫度或電晶體 之臨限値改變時，該時序之暫時位置已大大地改變。因 此，來自設定値之變動會降低操作範圍》 特別地|在同步型遮罩式ROM的情況中，必須閂鎖將 在預定循環週期中輸出之資料及設計時序•使得閂鎖完 成於該循環週期。因爲考慮到由於溫度、電壓、或擴散 參數之時序的延遲，故難以設計該時序。 發明槪述 發明之目的 經濟部智慧財產局員工消費合作社印製 本發明之目的在於提供一種半導體儲存裝置|能使時 序最佳化而無關於電源供應、溫度相依性，或電晶體之 臨限電壓相依性，以及提供一種用於產生供起動記憶體 內部電路用之信號時序的方法a 發明之.槪沭 本發明之一種半導體儲存裝置|包含： 用於確定脈波寬度之裝置，藉使用命令輸入信號爲起 本紙張尺度適用ΐ國固家標準（CNS)A4規格（210 X 297公釐） 46 649 2 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（r ) 始點，且藉此使同步型遮罩式R0M之感測放大器起動信 號或閂鎖捕捉信號在相對應於設定等待時間之時脈數目 的循環之後與時脈信號之起動或不起動同步而產生時 序。 而且，當輸入READ命令爲命令輸入信號時’准許使 用外部時脈。 此外，所准許的是，該半導體儲存裝置包含等待時間 計算電路、時序產生電路、複數之單元、複數之感測放 大器、複數之閂鎖、及複數之輸出緩衝器；該等待時間 計算電路具有裝置，用於接收供確定等待時間用之複數_ 信號，產生自外部時脈之內部時脈信號，及當輸入READ 命令時所產生之信號，以及用於輸出複數之信號到時序 產生電路；該時序產生電路具有裝置，用於接收當輸入 READ命令時所產生之脈波信號及重設信號，輸出感測放 大器起動信號至複數之感測放大器•以及輸出閂鎖捕捉 信號到複數之閂鎖：複數之閂鎖具有裝置*用於根據選 擇信號選擇性地執行閂鎖之輸出及藉此供應輸出到輸出 緩衝器；以及各輸出緩衝器具有裝置，用於同步於與外 部時脈同步之時脈信號來輸出供應自閂鎖之資料。 本發明之一種用於產生供起動半導體儲存裝置之內部 電路用之信號時序的方法，包含下列步驟：藉輸入READ 命令於外部時脈來產生脈波；透過與內部時脈信號同步 之等待時間計算電路及時脈產生電路產生感測放大器起 動信號及閂鎖捕捉信號，該內部時脈信號係根據脈波信 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公.餐） A7 46 649 2 ____B7 _- 五、發明說明（b ) 號產生自外部信號；根據感測放大器起動信號來起動複 數之感測放大器且藉此讀取資料自複數之單元及輸出該 資料；起動複數之閂鎖及藉此閂鎖來自複數感測放大器 之資料輸出；根據選擇何者選擇信號供確定叢訊輸出用 而在等待時間週期之期間輸入所閂鎖之資料到輸出緩衝 器：以及透過與內部時脈信號同步之輸出緩衝器來輸出 供應自閂鎖之資料。 而且，准許的是，用於操作等待時間計算電路之方法 包含下列步驟：藉輸入read命令來產生脈波信號；接 收複數之信號以用於個別地確定等待時間；在根據產生 自外部時脈之內部時脈的每一循環儲存資料於暫存器 中；以及輸出複數之信號到與內部時脈信號同步之時序 產生電路。 . 此外，准許的是，透過時序產生電路產生感測放大器 起動信號及閂鎖捕捉信號之步驟包含下列步驟：藉接收 RE A D命令來產生脈波信號；根據脈波信號設定感測放大 器起動信號到"L (低）M準位；根據輸出自等待時間計算電 路之第一脈波信號來設定閂鑛捕捉信號至_'H (高厂準位： 以及重設感測放大器起動信號至”H"準位’重設閂鎖捕捉 信號至"L"準位，及轉換感測放大器起動信號及閂鎖捕捉 信號爲分別同步於產生自外部時脈之內部時脈的脈波。 因此，可使時序最適化而無關於電源、溫度相依、或 電晶體之臨限電壓相依，因爲藉使用當輸入READ命令 (CAS位址）爲起始點時之外部時脈來確定脈波寬度’ -8 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ί請先闓讀背面之注意事項再填寫本頁) 裒·"-------訂---------線— 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4 6 649 2 A7 B7 五、發明說明（7 ) 藉此使同步型遮罩式ROM之感測放大器起動信號或閂鎖 捕捉信號在相對應於所設定等待時間之脈波數目的循環 之後與時脈信號之起動或未起動同步。 此外，藉根據此方法來設定時序，可增加操作範圍’ 因爲時序之暫時位置難以變動，即使是電源、溫度、或 電晶體臨限値改變。 圖式簡簞說明 本發明之上述及其他目的、特性及優點將藉參考下文 結合附圖之本發明的詳細說明而呈更明顯，其中： 第1圖係本發明第一實施例之方塊圖厂 第2圖係本發明第一實施例之時序圖； 第3圖係顯示本發明第一實施例之等待時間計算電路 之圖示： 第4圖係顯示本發明第一實施例之等待時間計算電路 中之暫存器電路之圖示； 第5圖係本發明第一實施例之等待時間計算電路之時 序圖； 第6圖係顯示本發明第一實施例之時序產生電路之圖 不， 第7圖係本發明第一實施例之時序產生電路之時序圖： 第8圖係本發明第二實施例之方塊圖； 第9圖係本發明第一實施例之時序圖； 第1 〇圖係本發明第二實施例之等待時間計算電路之圖 示； ¥^尺度適用中國國家標準（CNS)A4規格（210 X 297公;S ) 〆衣--------訂---------線- (請先閱讀背面之注意事項再填寫本頁) 46649 2 A7 ____B7__ 五、發明說明（J ) 第i 1圖係本發明第二實施例之等待時間計算電路之時 序圖； 第1 2圖係習知實例之方塊圖； 第Π圖係用於解說第1 2圖中習知實例之方塊圖的時 序圖； 第1 4圖係顯示該習知實例之時序產生電路的圖示；以 及 第1 5圖係該習知實例之時序產生電路之時序圖。 發明詳細說明 本發明之實施例將參照附圖說明於下。 本發明之第一實施例包含：等待時間計算電路1、時序 產生電路2、單元A31至D34、感測放大器A4 1至D44、 閂鎖A 5 1至D 5 4、及輸出緩衝器3 »用以分別確定等待時 間之信號CL3及CL4，產生自外部時脈之內部時脈信號 IC LK，及當READ命令輸入時所產生之信號RE CM DB係 輸入至等待時間計算電路1以及信號LATE 0及LATE 1 係輸出至時序產生電路2»當READ命令輸入時所產生之 一脈波信號READ及一重設信號RESET係輸入到時序產 生電路2以及輸出感測放大器起動信號SAEB及閂鎖捕捉 信號SALT » 感測放大器起動信號SAEB係輸入於感測放大器A4 1 至D44以及閂鎖捕捉信號SALT係輸入於閂鎖A5 1至 D54。此外，該等閂鎖A51至D54之輸出係輸入到輸出 緩衝器且選擇性地由選擇信號BURST 0至BURST 3所導 -Ϊ 0- 本纸張尺度適用中國國家標準（CNS)A4覘格（210 X 297公釐） -------------年 (請先閱讀背面之注意事項再填寫本頁)
-----—I -------^ I 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4 6 649 2 A7 B7 五、發明說明（9 ) 通，輸入到輸出緩衝器3之資料係同步於與外部時脈信 號同步之內部時脈信號IC LK而輸出。 在第2圖中之本發明第一實施例之時序圖係用以解說 第1圖中本發明第一實施例之方塊圖。第3圇顯示本發 明第一實施例之等待時間計算電路1，第4圖顯示第一實 施例之等待時間計算電路1中的暫存器電路，以及第5 圖顯示第一實施例之等待時間計算電路1之時序圖。 第6圖顯示本發明第一實施例之時序產生電路2以及 第7圖顯示第一實施例之時序產生電路2之時序圖。 接著，將描述本發明第一實施例之操作如下。 第1圖係本發明第一實施例之方塊圖以及第2圖係第 一實施例之時序圖，第1圖中之操.作將描述如下。 當輸入READ命令到外部時脈CLK時，會產生脈波信 號REC M DB及READ，該等脈波信號會透過與外部時脈 所產生之內部時脈信號ICLK同步之等待時間計算電路1 及時序產生電路2分別地產生感測放大器起動信號SAEB 及閂鎖捕捉信號SALT，亦即，SAEB及SALT之時序會 在複數循環（第2圖中之1及2 )之後同步於外部時脈所 產生之內部時脈信號I C L (C而產生。該感測放大器起動信 號SAEB起動感測放大器A41至D44，以及讀取資料自 單元A 3 1至D 3 4及輸出該資料。該閂鎖捕捉信號S A LT 起動閂鎖A51至D54且閂鎖輸出自感測放大器AW至 D44之資料。上述操作係執行於第2圖中之等待時間週期 中〇 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---- I--------1 !訂--------- · (請先閱讀背面之注意事項再填寫本頁) 46649 2 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（、。） 在等待時間週期中所閂鎖之資料係根據所選擇之用於 分別確定叢訊輸出之信號BURSTO至BURST3之一而輸 入至輸出緩衝器。第2圖顯示一例，其中BURSTO、BURST 1、BURST 2、及BURST 3係依序地選擇◊因此，BURST 0係首先選擇於等待時間週期之後且在閂鎖A5〗中之資 料會輸入至輸出緩衝器：然後，與內部時序信號ICLK同 步地輸出0A 0。此係叢訊週期，因爲BURST 1係選擇次 於BURST 0，故閂鎖AH中之資料會輸出於次一循環處 及輸出OA1。 也就是說，此係先前地完成單元資料之閂鎖於等待時 間週期中及每一循環輸出所閂鎖之資料於叢訊週期中之 系統。因此，必須完成資料之閂鎖於等待時間週期之內。 用於實現上述之電路操作將描述如下： 首先，描述第1圖中由方塊圖所示之等待時間計算電 路1之操作。在第3圖中之電路顯示等待時間計算電路 1，以及在第5圖中顯示該電路1之操作點時序。當輸入 READ命令時，用於一循環之信號係產生於RECMDB中： 當假設等待時間設定於4之時，則CM = H，CL3 = L會輸 入。資料係藉產生自外部時脈之內部時脈信號IC LK每一 循環地儲存於三個暫存器中。暫存器電路係顯示於第4 圖中‘其同步於內部時脈信號IC LK而輸入或輸出資料。 從等待時間計算電路1所輸出之用於LATE 0及LATE 1 之資料呈同步於時脈之脈波，如第5圖中之時序圖所示。 從等待時間計算電路1所輸出之信號LATE 0及LATE 1 -1 2- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----—II--— I—^* I Γ I 1 I —tT_ —--I I I 1 * I (請先閱讀背面之注意事項再填寫本頁) A7 46 649 2 _____B7_ 五、發明說明（P ) 係輸入至時序產生電路2,該時序產生電路2係第6圖中 所示之電路，該電路之操作將參閱第7圖中之時序圖描 述於下。當輸入READ命令時，脈波係輸入到第6圖中 之READ端，感測放大器起動信號SAEB係根據脈波信號 READ設定於準位；此外，閂鎖捕捉信號SALT係根 據輸出自等待時間計算電路1之LATE 0之脈波而設定於 ”H"準位。然後，在一循環之LATE 0之後，根據輸出自 等待時間計算電路1之L AT E 1之脈波而重設感測放大器 起動信號SAEB於”H"準位及重設問鎖捕捉信號SALT於 "L ”準位。 結果*如第7圖中之時序圖所示，該感測放大器起動 信號SAEB及閂鎖捕捉信號SALT變成同步於產生自外部 時脈之內部時脈信號ICLK之脈波。 第8圖顯示本發明第二實施例之方塊圖。 本發明之第二實施例包含：等待時間計算電路1 1、時 序產生電路丨2、單元A3 1至H38'感測放大器A4 1至 H48、閂鎖A51至H58，及輸出緩衝器13。用於分別確 定等待時間之信號C L 3、C L4、及C L 5，產生自外部時脈 之內部時脈信號、及當輸入read命令時所產生之信號 RECMDB係輸入至等待時間計算電路1 1，以及信號LATE 0及LATE 1係輸出至時序產生電路丨2 〇當輸入READ命 令時所產生之脈波信號READ及重設信號RESET係輸入 至時序產生電路12以及輸出感測放大器起動信號SAEB 及閂鎖捕捉信號SALT。 -1 3- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） - - -------I i I I I I I I I 訂- - -----— II . {請先閱讀背面之;i意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 46 649 2 A7 經濟部智慧財產局員工消費合作社印製 B7_五、發明說明（) 感測放大器起動信號SAEB輸入至感測放大器A41至 H4 8以及閂鎖捕捉信號S A LT係輸入至閂鎖A 5丨至Η 5 8。 此外，該等閂鎖Α51至Η58之輸出係輸入至輸出緩衝器 13且根據選擇信號BURST 0至BURST 7而選擇性地導 通。輸入至輸出緩衝器13之資料係同步於與外部時脈同 步之內部時脈信號ic LK而輸出。 第9圖中之時序圖係用於解說第8圖中第二實施例之 方塊圖。第1 0圖顯示該第二實施例之等待時間計算電路 1 1，以及第11圖顯示第二實施例之等待時間計算電路1 1 之時序圖。 本發明第二實施例之操作將描述於下。 第8圖係第二實施例之方塊圖，第9圖顯示該第二實 施例之時序圖。第8圖中之操作將描述於下。 當輸入READ命令至外部時脈CLK時會產生脈波信號 IIECMDB及HEAD，該等脈波信號透過分別同步於產生自 外部時脈之內部時脈信號ICLK的等待時間電路及時序 產生電路來產生感測放大器起動信號SAEB及閂鎖捕捉 信號SALT，亦即，在複數循環（第9圖中之I及2)之 後，SAEB及SALT之時序係同步於產生自外部時脈之內 部時脈信號而產生。感測放大器起動信號S A E B起動感測 放大器A4 1至HU，以及讀取資料自單元A3 1至H3 8及 輸出該資料。閂鎖捕捉信號S A LT會起動閂鎖A 5 I至Η 5 8 及閂鎖輸出自感測放大器Α4 1至Η4 8之資料。上述操作 係執行於第9圖中之等待時間週期之中。 -I 4- ----I-------{裝 -------訂---------線 γ (請先閱讀背fi之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） 4 6 649 2 a7 ___B7____ 五、發明說明（Μ ) 閂鎖於等待時間週期中之資料係根據選擇用於分別確 定叢訊輸出之該等信號BURSTO至BURST7而輸入到輸 出緩衝器。第9圖顯示其中BURST 0、BURST 1、及BURST 2係依序地選擇之例。因此，B U R S T 0係首先在等待時間 週期之後選擇’以及輸入閂鎖A 5 1中之資料到輸出緩衝 器：接著，OA0係同步於內部時脈信號[CLK而輸出， 此係叢訊週期。因爲BURST 1係次於BURSTO而選擇， 故問鎖A51中之資料係在次一循環輸出及輸出OA 1。 此係類似於第一實施例之用於事先完成單元資料之閂 鎖於等待時間週期中及每一循環輸出所閂鎖資料於叢訊 週期中。因此，必須完成資料之閂鎖於等待時間之週期 中。 用以實現上述之閂鎖於等待時間之週期中。 首先|將描述由第8圖中方塊圖所示之等待時間計算 電路1 1之操作。第1 0圖中之電路顯示等待時間計算電 路1 1之操作點時序則顯示於第1 1圖之中。當輸入READ 命令時，用於一循環之信號係產生於RECMDB之中；當 假設等待時間設定爲5時，會輸入CL5 = H，CL4 = H，及 CL = L f每一循環，資料係根據產生自外部時脈之內部時 脈信號ICLK而儲存於四個暫存器中。暫存器電路係顯示 於第4圖中，其同步於內部時脈信號1CLK：而輸入或輸出 資料。輸出自等待時間計算電路1 1之LATE 0及LATE 1 的資料成爲同步於如第1 1圖中時序圖所示之時脈的脈 波。因爲該等待時間係設定於5，故相較於第一實施例’ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） {請先閱讀背面之注意事項再填寫本頁) I 裝 i .----I 訂·--------_ 經濟部智慧財產局員工消費合作杜印製 A7 46649 2 __B7___ 五、發明說明（14 ) LATE 0及LATE 1之脈波係分別地較慢一循環。 輸出自等待時間計算電路丨1之信號LATE 0及LATE 1 係輸入至時序產生電路12,該時序產生電路12係第6圖 中所示電路，該電路之操作係相同於第一實施例之該等 操作。 結果，如第9圖中之時序圖所示，感測放大器起動信 號S A EB及閂鎖捕捉信號S ALT呈同步於從外部時脈所產 生之內部時脈信號的脈波。 如上述，本發明具有下列優點： 亦即，所獲之優點在於可使時序最適化而無關於電 源、溫度相依、或電晶體之臨限電壓相依，因爲藉使用 當輸入READ命令（CAS位址）爲起始點時之外部時脈 來確定脈波寬度，藉此使同步型遮罩式ROM之感測放大 器起動信號或閂鎖捕捉信號在相對應於所設定等待時間 之脈波數目的循環之後與時脈信號之起動或未起動同 步。 此外1藉根據此方法來設定時序，所獲之優點在於可 增加操作範圍，因爲時序之暫時位置難以變動，即使是 電源、溫度、或電晶體臨限値改變。 雖然已參照特定實施例予以描述，但此說明並非意指 以限制之方式予以解釋。所揭示之實施例的種種修飾將 呈明顯於該等熟練於本項技術者於參閱本發明說明之 後。因此可認爲附錄之申請專利範圍將涵蓋任何修飾例 或實施例於本發明之真正範疇之內。 ，1 6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公f ) ---— — — — — — — -HI — — — — ^ -------- I I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印一Λ A7 46 649 2 B7 五、發明說明（<) 符號說明 1 , 1 1…等待時間計算電路 2,12,22…時序產生電路 3,23…輸出緩衝器 24,25…延遲器 3 1〜3 8…單元 4 1〜48…感測放大器 5 1 ~58…閂鎖 6 1 ~ 6 4…暫存器 ------------ I--------訂---------線· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 A8 4 6 64 9 2 eg L)〇 六、申請專利範圍 1. 一種半導體儲存裝置，包含用於確定脈波寬度之裝 置，藉使用命令輸入信號爲起始點’且藉此使同步型遮 罩式ROM之感測放大器起動信號或閂鎖捕捉信號在相 對應於設定等待時間之時脈數目的循環之後與時脈信 號之起動或不起動同步而產生時序。 2. 如申請專利範圍第1項之半導體儲存裝置，其中當輸 入RE A D命令時，該命令輸入信號係外部時脈》 3. —種半導體儲存裝置，包含： 用於確定脈波寬度之裝置，藉使用當READ命令輸入 爲起始點時之外部時脈信號，且藉此使同步型遮罩式 ROM之感測放大器起動信號或閂鎖捕捉信號在相對應於 設定等待時間之時脈數目的循環之後與時脈信號之起動 或不起動同步而產生時序；以及等待時間計算電路、時 序產生電路、複數之單元、複數之感測放大器、複數之 閂鎖、及輸出緩衝器； 其中該等待時間計算電路具有裝置，用於接收供確定 等待時間用在複數信號，產生自外部時脈之內部時脈信 號，及當輸入READ命令時所產生之信號，且用於輸出 複數之信號到時序產生電路； 該時序產生電路具有裝置，用於接收當輸入READ命 令時所產生之脈波信號及重設信號，輸出感測放大器起 動信號至該等感測放大器，以及輸出閂鎖捕捉信號到該 等閂鎖； 該等閂鎖具有裝置，用於根據選擇信號選擇性地執行 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 丨— !1111_1^-1111111 訂111111 -^ (請先閲讀背面之注意事項再填寫本頁) A846649 2 § 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 該輸出來供應輸出到輸出緩衝器；以及 該輸出緩衝器具有裝置，用於同步於與外部時脈同步 之時脈信號來輸出供應自該等閂鎖之資料。 4. 一種用於產生供起動半導體儲存裝置之內部電路用之 信號時序的方法，建構有用於確定脈波寬度之裝置，藉 使用當READ命令輸入爲起始點時之外部時脈信號，且 藉此使同步型遮罩式R〇 Μ之感測放大器起動信號或閂 鎖捕捉信號在相對應於設定等待時間之時脈數目的循 環之後與時脈信號之起動或不起動同步而產生時序：以 及等待時間計算電路、時序產生電路、複數之單元、複 數之感測放大器、複數之閂鎖、及複數之輸出緩衝器； 其中該等待時間計算電路具有裝置，用於接收供確定 等待時間用在複數信號，產生自外部時脈之內部時脈信 號，及當輸入該READ命令時所產生之信號|及輸出複 數之信號到時序產生電路； 該時序產生電路具有裝置，用於接收當輸入READ命 令時所產生之脈波信號及重設信號|輸出感測放大器起 動信號至該等感測放大器，以及輸出閂鎖捕捉信號到該 等閂鎖； 該複數之閂鎖具有裝置，用於根據選擇信號選擇性地 執行該輸出及供應該等閂鎖之輸出到輸出緩衝器；以及 該輸出緩衝器具有裝置，用於同步於與外部時脈同步 之時脈信號來輸出供應自該等閂鎖之資料，該方法包含 下列步驟： ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） <請先閲讀背面之注意事項再填寫本頁) -Jk ri —矣. A8B8C8D8 46 649 2 六、申請專利範圍 藉輸入R E A D命令於外部時脈來產生脈波；透過與內 部時脈信號同步之等待時間計算電路及時脈產生電路產 生感測放大器起動信號及閂鎖捕捉信號，該內部時脈信 號係根據該脈波信號產生自外部時脈：根據該感測放大 器起動信號起動該等感測放大器且藉此讀取資料及輸出 該資料以用於該等單元：根據該閂鎖捕捉信號起動該等 閂鎖及藉此閂鎖輸出自該等感測放大器之該資料輸出； 根據選擇何者選擇信號供確定叢訊輸出用而在等待時間 週期之期間輸入所閂鎖之資料到輸出緩衝器：以及與內 部時脈信號同步地輸出供應自該等閂鎖之該資料到該輸 出緩衝器。 5. 如申請專利範圍第4項之用於產生供起動半導體儲存 裝置之內部電路用之信號時序的方法，其中該等待時間 計算電路之操作方法包含下列步驟：藉接收該READ命 令來產生脈波信號：輸入複數之信號以用於藉設定該等 待時間於預定値來確定該等待時間；在根據產生自該外 部時脈之該內部時脈的每一循環儲存資料於暫存器 中：以及輸出複數之信號到與內部時脈信號同步之該時 序產生電路。 ‘ 6. 如申請專利範圍第4項之用於產生供起動半導體儲存 '裝置之內部電路用之信號時序的方法，其中透過該時序 產生電路產生感測放大器起動信號及閂鎖捕捉信號之 步驟包含下列步驟：藉輸入RE A D命令來產生脈波信 號；根據該脈波信號設定感測放大器起動信號到 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線， 經濟部智慧財產局員工消費合作社印製 -ϋ / ϋ ϋ , 4 6 〇4 9 2 B8 C8 _________ D8 六、申請專利範圍 "L(低）"準位；根據輸出自該等待時間計算電路之第一 脈波信號來設定該閂鎖捕捉信號至"Η(高）"準位；以及 根據該第一脈波信號之後一循環，輸出自該等待計算 電路的第二脈波信號來重設感測放大器起動信號至 準位，重設閂鎖捕捉信號至”L"準位，及轉換感測 放大器起動信號及閂鎖捕捉信號爲分別同步於產生自 外部時脈之內部時脈的脈波。 ^------訂·------1·線 ί請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6205084B1 (en) * 1999-12-20 2001-03-20 Fujitsu Limited Burst mode flash memory
JP4514945B2 (ja) * 2000-12-22 2010-07-28 富士通セミコンダクター株式会社 半導体装置
TW546664B (en) * 2001-01-17 2003-08-11 Toshiba Corp Semiconductor storage device formed to optimize test technique and redundancy technology
KR100428759B1 (ko) * 2001-06-25 2004-04-28 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 리드 방법
JP2004273008A (ja) 2003-03-07 2004-09-30 Elpida Memory Inc クロック同期式半導体記憶装置
KR100586841B1 (ko) 2003-12-15 2006-06-07 삼성전자주식회사 가변 딜레이 제어 방법 및 회로
US6958943B1 (en) 2004-05-12 2005-10-25 International Business Machines Corporation Programmable sense amplifier timing generator
WO2006098013A1 (ja) 2005-03-16 2006-09-21 Spansion Llc 記憶装置、および記憶装置の制御方法
KR100735011B1 (ko) * 2006-01-23 2007-07-03 삼성전자주식회사 노어 플래시 메모리 및 그것의 읽기 방법
KR100752671B1 (ko) * 2006-09-06 2007-08-29 삼성전자주식회사 Ｍ 행 ｎ 열의 레이턴시 래치들을 이용하는 레이턴시 신호생성기 및 레이턴시 신호 생성 방법
KR100897282B1 (ko) * 2007-11-07 2009-05-14 주식회사 하이닉스반도체 리시버 회로
US10318726B2 (en) * 2016-04-18 2019-06-11 Qualcomm Incorporated Systems and methods to provide security to one time program data
CN111968695A (zh) * 2020-10-21 2020-11-20 深圳市芯天下技术有限公司 减小高容量非型闪存面积的方法、电路、存储介质及终端

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0147706B1 (ko) * 1995-06-30 1998-09-15 김주용 고속 동기형 마스크 롬
JPH1139894A (ja) * 1997-07-23 1999-02-12 Sharp Corp クロック同期式読み出し専用メモリ
KR100274591B1 (ko) * 1997-07-29 2001-01-15 윤종용 동기형 버스트 매스크 롬 및 그것의 데이터 독출 방법
KR100319713B1 (ko) * 1998-07-31 2002-04-22 윤종용 동기형반도체메모리장치의프로그램가능한모드레지스터

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