JP2003308696A - データの入力方法及びデータ入力バッファ - Google Patents
データの入力方法及びデータ入力バッファInfo
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Abstract
(57)【要約】
【課題】ｔＤＱＳＳウィンドウを改善し得るデータ入力
バッファを提供する。 【解決手段】データストローブ信号に応答して複数のデ
ータを含む第１群の直列データを第１群の並列データに
変換した後、前記データストローブ信号に応答して複数
のデータを含む第２群の直列データを第２群の並列デー
タに変換する変換回路と、第１の書込み信号に応答して
前記第１群の並列データの各々を対応する各出力端に伝
送する第１の伝送回路と、第２の書込み信号に応答して
前記第２群の並列データの各々を対応する前記各出力端
に伝送する第２の伝送回路とを備え、前記第１の書込み
信号及び前記第２の書込み信号は所定の時間差をおいて
交互に活性化される。このようなデータ入力方法及びデ
ータ入力バッファは、ｔＤＱＳＳウィンドウを改善する
効果があり、また、最小ｔＤＱＳＳから最大ｔＤＱＳＳ
までの範囲で円滑にデータ書込みの動作を行える効果が
ある。
バッファを提供する。 【解決手段】データストローブ信号に応答して複数のデ
ータを含む第１群の直列データを第１群の並列データに
変換した後、前記データストローブ信号に応答して複数
のデータを含む第２群の直列データを第２群の並列デー
タに変換する変換回路と、第１の書込み信号に応答して
前記第１群の並列データの各々を対応する各出力端に伝
送する第１の伝送回路と、第２の書込み信号に応答して
前記第２群の並列データの各々を対応する前記各出力端
に伝送する第２の伝送回路とを備え、前記第１の書込み
信号及び前記第２の書込み信号は所定の時間差をおいて
交互に活性化される。このようなデータ入力方法及びデ
ータ入力バッファは、ｔＤＱＳＳウィンドウを改善する
効果があり、また、最小ｔＤＱＳＳから最大ｔＤＱＳＳ
までの範囲で円滑にデータ書込みの動作を行える効果が
ある。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、より詳細には、データの入力方法及びデータ入力
バッファに関する。
係り、より詳細には、データの入力方法及びデータ入力
バッファに関する。
【０００２】
【従来の技術】ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａ
ｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）
は、ＤＤＲ ＳＤＲＡＭにおいて確実な書込み動作を保
証するためにｔＤＱＳＳを定義する。ｔＤＱＳＳとは、
書込み命令が入力されるクロックの立ち上がりエッジか
らＤＱＳの最初の立ち上がりエッジまでの遅延時間を言
う。
ｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）
は、ＤＤＲ ＳＤＲＡＭにおいて確実な書込み動作を保
証するためにｔＤＱＳＳを定義する。ｔＤＱＳＳとは、
書込み命令が入力されるクロックの立ち上がりエッジか
らＤＱＳの最初の立ち上がりエッジまでの遅延時間を言
う。
【０００３】このため、ＤＤＲ ＳＤＲＡＭは最小ｔＤ
ＱＳＳから最大ｔＤＱＳＳまで範囲内で正常にデータ書
込みの動作をしなければならない。現在標準化された仕
様書（スペック）によれば、最小ｔＤＱＳＳは０．７５
ｔＣＫであり、最大ｔＤＱＳＳは１．２５ｔＣＫであ
る。ここで、ｔＣＫはクロックサイクルタイムを意味
し、ｔＤＱＳＳウィンドウは最大ｔＤＱＳＳと最小ｔＤ
ＱＳＳとの差を意味する。
ＱＳＳから最大ｔＤＱＳＳまで範囲内で正常にデータ書
込みの動作をしなければならない。現在標準化された仕
様書（スペック）によれば、最小ｔＤＱＳＳは０．７５
ｔＣＫであり、最大ｔＤＱＳＳは１．２５ｔＣＫであ
る。ここで、ｔＣＫはクロックサイクルタイムを意味
し、ｔＤＱＳＳウィンドウは最大ｔＤＱＳＳと最小ｔＤ
ＱＳＳとの差を意味する。
【０００４】図１は、従来のデータ入力バッファの回路
図である。図１のデータ入力バッファ１０は、データス
トローブ信号ＰＤＳ及び制御信号ＰＤＳＥＮ１、ＰＤＳ
ＥＮ２に応答して直列データＰＤＩＮＴを偶数番目のデ
ータＥ１、Ｅ２と奇数番目のデータＯ１、Ｏ２とに分離
して出力する。
図である。図１のデータ入力バッファ１０は、データス
トローブ信号ＰＤＳ及び制御信号ＰＤＳＥＮ１、ＰＤＳ
ＥＮ２に応答して直列データＰＤＩＮＴを偶数番目のデ
ータＥ１、Ｅ２と奇数番目のデータＯ１、Ｏ２とに分離
して出力する。
【０００５】偶数番目のデータＥ１、Ｅ２は内部クロッ
クＰＣＬＫ及び制御信号ＰＣＬＫＥＮ１に応答してデー
タ入力線ＤＩ＿Ｅに出力され、奇数番目のデータＯ１、
Ｏ２は内部クロックＰＣＬＫ及び制御信号ＰＣＬＫＥＮ
２に応答してデータ入力線ＤＩ＿Ｏに出力される。
クＰＣＬＫ及び制御信号ＰＣＬＫＥＮ１に応答してデー
タ入力線ＤＩ＿Ｅに出力され、奇数番目のデータＯ１、
Ｏ２は内部クロックＰＣＬＫ及び制御信号ＰＣＬＫＥＮ
２に応答してデータ入力線ＤＩ＿Ｏに出力される。
【０００６】図１のデータ入力バッファ１０は、多数の
インバータ及び多数の伝送ゲートを備えるため、データ
入力バッファのレイアウト面積がかなり広いという問題
点がある。
インバータ及び多数の伝送ゲートを備えるため、データ
入力バッファのレイアウト面積がかなり広いという問題
点がある。
【０００７】図２は、従来の他のデータ入力バッファの
回路図である。図２のデータ入力バッファ２０はデータ
ストローブ信号ＰＤＳに応答して直列データＰＤＩＮＴ
を偶数番目のデータと奇数番目のデータとに分離してラ
ッチし、前記ラッチされたデータの各々は内部クロック
ＰＣＬＫＷ及び制御信号ＰＷＥＦに応答してデータ入力
線ＤＩ＿Ｅ、ＤＩ＿Ｏに出力される。
回路図である。図２のデータ入力バッファ２０はデータ
ストローブ信号ＰＤＳに応答して直列データＰＤＩＮＴ
を偶数番目のデータと奇数番目のデータとに分離してラ
ッチし、前記ラッチされたデータの各々は内部クロック
ＰＣＬＫＷ及び制御信号ＰＷＥＦに応答してデータ入力
線ＤＩ＿Ｅ、ＤＩ＿Ｏに出力される。
【０００８】図２のデータ入力バッファ２０のｔＤＱＳ
Ｓウィンドウは、現在標準化された仕様書の要件をやっ
と満足できるほどに小さいため、データ入力バッファ２
０は最小ｔＤＱＳＳから最大ｔＤＱＳＳの範囲で正常に
データを書き込めない場合があるといった問題点があ
る。
Ｓウィンドウは、現在標準化された仕様書の要件をやっ
と満足できるほどに小さいため、データ入力バッファ２
０は最小ｔＤＱＳＳから最大ｔＤＱＳＳの範囲で正常に
データを書き込めない場合があるといった問題点があ
る。
【０００９】
【発明が解決しようとする課題】そこで、本発明が解決
しようとする技術的な課題は、レイアウト面積を効率よ
く縮小しながらｔＤＱＳＳウィンドウを改善し得るデー
タの入力方法及びデータ入力バッファを提供することで
ある。
しようとする技術的な課題は、レイアウト面積を効率よ
く縮小しながらｔＤＱＳＳウィンドウを改善し得るデー
タの入力方法及びデータ入力バッファを提供することで
ある。
【００１０】
【課題を解決するための手段】前記技術的な課題を達成
するために、本発明によるデータの入力バッファは、デ
ータストローブ信号に応答して複数のデータを含む第１
群の直列データを第１群の並列データに変換した後、前
記データストローブ信号に応答して複数のデータを含む
第２群の直列データを第２群の並列データに変換する変
換回路と、第１の書込み信号に応答して前記第１群の並
列データの各々を対応する各出力端に伝送する第１の伝
送回路と、第２の書込み信号に応答して前記第２群の並
列データの各々を対応する前記各出力端に伝送する第２
の伝送回路とを備え、前記第１の書込み信号及び前記第
２の書込み信号は、所定の時間差をおいて交互に活性化
される。
するために、本発明によるデータの入力バッファは、デ
ータストローブ信号に応答して複数のデータを含む第１
群の直列データを第１群の並列データに変換した後、前
記データストローブ信号に応答して複数のデータを含む
第２群の直列データを第２群の並列データに変換する変
換回路と、第１の書込み信号に応答して前記第１群の並
列データの各々を対応する各出力端に伝送する第１の伝
送回路と、第２の書込み信号に応答して前記第２群の並
列データの各々を対応する前記各出力端に伝送する第２
の伝送回路とを備え、前記第１の書込み信号及び前記第
２の書込み信号は、所定の時間差をおいて交互に活性化
される。
【００１１】本発明の望ましい実施の形態では、前記第
１群の直列データ及び前記第２群の直列データは、互い
に連続したデータであり、前記データ入力バッファは前
記各出力端のデータをラッチする出力ラッチをさらに備
え、前記出力ラッチは、前記第１の書込み信号が活性化
されてから前記第２の書込み信号が活性化されるまで前
記各出力端のデータをラッチするか、あるいは、前記第
２の書込み信号が活性化されてから前記第１の書込み信
号が活性化されるまで前記各出力端のデータをラッチす
る。
１群の直列データ及び前記第２群の直列データは、互い
に連続したデータであり、前記データ入力バッファは前
記各出力端のデータをラッチする出力ラッチをさらに備
え、前記出力ラッチは、前記第１の書込み信号が活性化
されてから前記第２の書込み信号が活性化されるまで前
記各出力端のデータをラッチするか、あるいは、前記第
２の書込み信号が活性化されてから前記第１の書込み信
号が活性化されるまで前記各出力端のデータをラッチす
る。
【００１２】さらに、本発明によるデータ入力バッファ
は、データストローブ信号に応答して直列データを構成
する奇数番目のデータを第１のノードに出力し、前記デ
ータストローブ信号に応答して直列データを構成する偶
数番目のデータを第２のノードに出力する変換回路と、
第１の制御信号に応答して前記第１のノード及び前記第
２のノードのデータを各々ラッチし、第１の書込み信号
に応答してラッチされた各々のデータを同時に出力する
第１のラッチ回路と、第２の制御信号に応答して前記第
１のノード及び前記第２のノードのデータを各々ラッチ
し、第２の書込み信号に応答してラッチされた各々のデ
ータを同時に出力する第２のラッチ回路と、を備える。
は、データストローブ信号に応答して直列データを構成
する奇数番目のデータを第１のノードに出力し、前記デ
ータストローブ信号に応答して直列データを構成する偶
数番目のデータを第２のノードに出力する変換回路と、
第１の制御信号に応答して前記第１のノード及び前記第
２のノードのデータを各々ラッチし、第１の書込み信号
に応答してラッチされた各々のデータを同時に出力する
第１のラッチ回路と、第２の制御信号に応答して前記第
１のノード及び前記第２のノードのデータを各々ラッチ
し、第２の書込み信号に応答してラッチされた各々のデ
ータを同時に出力する第２のラッチ回路と、を備える。
【００１３】本発明の望ましい実施の形態では、前記第
１の書込み信号及び前記第２の書込み信号は、所定の時
間差をおいて交互に活性化され、前記データ入力バッフ
ァは、前記第１のラッチ回路または前記第２のラッチ回
路の出力データをラッチする出力ラッチをさらに備え、
前記出力ラッチは、前記第１の書込み信号が活性化され
てから前記第２の書込み信号が活性化されるまで前記出
力データをラッチするか、あるいは、前記第２の書込み
信号が活性化されてから前記第１の書込み信号が活性化
されるまで前記出力データをラッチする。前記第１の制
御信号及び前記第２の制御信号は、所定の時間差をおい
て交互に活性化される。
１の書込み信号及び前記第２の書込み信号は、所定の時
間差をおいて交互に活性化され、前記データ入力バッフ
ァは、前記第１のラッチ回路または前記第２のラッチ回
路の出力データをラッチする出力ラッチをさらに備え、
前記出力ラッチは、前記第１の書込み信号が活性化され
てから前記第２の書込み信号が活性化されるまで前記出
力データをラッチするか、あるいは、前記第２の書込み
信号が活性化されてから前記第１の書込み信号が活性化
されるまで前記出力データをラッチする。前記第１の制
御信号及び前記第２の制御信号は、所定の時間差をおい
て交互に活性化される。
【００１４】前記技術的課題を達成するために、本発明
によるデータの入力方法は、データストローブ信号に応
答して複数のデータを含む第１群の直列データを第１群
の並列データに変換した後、前記データストローブ信号
に応答して複数のデータを含む第２群の直列データを第
２群の並列データに変換する段階と、第１の書込み信号
に応答して前記第１群の並列データの各々を対応する各
出力端に伝送する段階と、第２の書込み信号に応答して
前記第２群の並列データの各々を対応する前記各出力端
に伝送する段階とを含み、前記第１の書込み信号及び前
記第２の書込み信号は、所定の時間差をおいて交互に活
性化される。
によるデータの入力方法は、データストローブ信号に応
答して複数のデータを含む第１群の直列データを第１群
の並列データに変換した後、前記データストローブ信号
に応答して複数のデータを含む第２群の直列データを第
２群の並列データに変換する段階と、第１の書込み信号
に応答して前記第１群の並列データの各々を対応する各
出力端に伝送する段階と、第２の書込み信号に応答して
前記第２群の並列データの各々を対応する前記各出力端
に伝送する段階とを含み、前記第１の書込み信号及び前
記第２の書込み信号は、所定の時間差をおいて交互に活
性化される。
【００１５】さらに、本発明によるデータの入力方法
は、データストローブ信号に応答して直列データを構成
する奇数番目のデータを第１のノードに出力し、前記デ
ータストローブ信号に応答して直列データを構成する偶
数番目のデータを第２のノードに出力する段階と、第１
の制御信号に応答して前記第１のノード及び前記第２の
ノードのデータを各々ラッチし、第１の書込み信号に応
答してラッチされた各々のデータを同時に出力する段階
と、第２の制御信号に応答して前記第１のノード及び前
記第２のノードのデータを各々ラッチし、第２の書込み
信号に応答してラッチされた各々のデータを同時に出力
する段階とを含む。
は、データストローブ信号に応答して直列データを構成
する奇数番目のデータを第１のノードに出力し、前記デ
ータストローブ信号に応答して直列データを構成する偶
数番目のデータを第２のノードに出力する段階と、第１
の制御信号に応答して前記第１のノード及び前記第２の
ノードのデータを各々ラッチし、第１の書込み信号に応
答してラッチされた各々のデータを同時に出力する段階
と、第２の制御信号に応答して前記第１のノード及び前
記第２のノードのデータを各々ラッチし、第２の書込み
信号に応答してラッチされた各々のデータを同時に出力
する段階とを含む。
【００１６】
【発明の実施の形態】本発明とその動作上の利点及び本
発明の実施によって達成される目的を十分に理解するた
めには、本発明の好ましい実施の形態を例示する添付図
面及びそれに関連する説明を参照しなければならない。
発明の実施によって達成される目的を十分に理解するた
めには、本発明の好ましい実施の形態を例示する添付図
面及びそれに関連する説明を参照しなければならない。
【００１７】以下、添付した図面に基づき、本発明の好
ましい実施の形態を説明することによって、本発明を詳
細に説明する。各図面に示された同じ参照符号は同じ要
素を表わす。
ましい実施の形態を説明することによって、本発明を詳
細に説明する。各図面に示された同じ参照符号は同じ要
素を表わす。
【００１８】図３は、本発明の実施の形態によるデータ
入力バッファの回路図である。図３を参照すれば、デー
タ入力バッファ３０は、変換回路３１、第１のラッチ回
路３３、第２のラッチ回路３５及び出力ラッチ３７を備
える。
入力バッファの回路図である。図３を参照すれば、デー
タ入力バッファ３０は、変換回路３１、第１のラッチ回
路３３、第２のラッチ回路３５及び出力ラッチ３７を備
える。
【００１９】変換回路３１は、内部データストローブＰ
ＤＳＤに応答して直列データＰＤＩＮを並列データに変
換してノードＣ及びＥに出力する。データ入力バッファ
３０は、データ伝送回路の一例である。当業者であれ
ば、図３のインバータの接続関係が容易に理解できるで
あろう。
ＤＳＤに応答して直列データＰＤＩＮを並列データに変
換してノードＣ及びＥに出力する。データ入力バッファ
３０は、データ伝送回路の一例である。当業者であれ
ば、図３のインバータの接続関係が容易に理解できるで
あろう。
【００２０】第１のラッチ回路３３は、第１の制御信号
ＰＤＳＥＰ１に応答して各ノードＣ、Ｅの出力信号（ま
たはデータ）を各ノードＦ、Ｇに出力した後、第１の書
込み信号ＰＣＬＫＷ１及び書込み順序制御信号ＰＷＥＦ
に応答して各ノードＦ、Ｇの出力信号を各ノードＯ、Ｐ
に出力する。第１の制御信号ＰＤＳＥＰ１は、第１の書
込み信号ＰＣＬＫＷ１より先に活性化されることが好ま
しい。
ＰＤＳＥＰ１に応答して各ノードＣ、Ｅの出力信号（ま
たはデータ）を各ノードＦ、Ｇに出力した後、第１の書
込み信号ＰＣＬＫＷ１及び書込み順序制御信号ＰＷＥＦ
に応答して各ノードＦ、Ｇの出力信号を各ノードＯ、Ｐ
に出力する。第１の制御信号ＰＤＳＥＰ１は、第１の書
込み信号ＰＣＬＫＷ１より先に活性化されることが好ま
しい。
【００２１】第１のラッチ回路３３は伝送回路の一例で
あって、第１の伝送回路は、第１の書込み信号ＰＣＬＫ
Ｗ１に応答して第１群の並列データ（例えば、各ノード
Ｆ、Ｇのデータ）の各々を対応する各出力ノードＯ、Ｐ
に伝送することができる。
あって、第１の伝送回路は、第１の書込み信号ＰＣＬＫ
Ｗ１に応答して第１群の並列データ（例えば、各ノード
Ｆ、Ｇのデータ）の各々を対応する各出力ノードＯ、Ｐ
に伝送することができる。
【００２２】第２のラッチ回路３５は、第２の制御信号
ＰＤＳＥＰ２に応答して各ノードＣ、Ｅの出力信号（ま
たはデータ）を各ノードＨ、Ｉに出力した後、第２の書
込み信号ＰＣＬＫＷ２及び書込み順序制御信号ＰＷＥＦ
に応答して各ノードＨ、Ｉの出力信号を各ノードＯ、Ｐ
に出力する。第２の制御信号ＰＤＳＥＰ２は、第２の書
込み信号ＰＣＬＫＷ２より先に活性化されることが好ま
しい。
ＰＤＳＥＰ２に応答して各ノードＣ、Ｅの出力信号（ま
たはデータ）を各ノードＨ、Ｉに出力した後、第２の書
込み信号ＰＣＬＫＷ２及び書込み順序制御信号ＰＷＥＦ
に応答して各ノードＨ、Ｉの出力信号を各ノードＯ、Ｐ
に出力する。第２の制御信号ＰＤＳＥＰ２は、第２の書
込み信号ＰＣＬＫＷ２より先に活性化されることが好ま
しい。
【００２３】第２のラッチ回路３５は伝送回路の一例で
あって、第２の書込み信号ＰＣＬＫＷ２に応答して第２
群の並列データ（例えば、各ノードＨ、Ｉのデータ）の
各々を対応する各出力ノードＯ、Ｐに伝送することがで
きる。第１の書込み信号ＰＣＬＫＷ１及び第２の書込み
信号ＰＣＬＫＷ２は、所定の時間差をおいて交互に活性
化されることが好ましい。
あって、第２の書込み信号ＰＣＬＫＷ２に応答して第２
群の並列データ（例えば、各ノードＨ、Ｉのデータ）の
各々を対応する各出力ノードＯ、Ｐに伝送することがで
きる。第１の書込み信号ＰＣＬＫＷ１及び第２の書込み
信号ＰＣＬＫＷ２は、所定の時間差をおいて交互に活性
化されることが好ましい。
【００２４】出力ラッチ３７は各ノードＯ、Ｐの出力信
号を各々ラッチするため、直列データＰＤＩＮのうち奇
数番目のデータは出力ラッチ３７の第１の出力端ＤＩ＿
Ｅを介して第１の書込みドライバ（図示せず）に出力さ
れ、直列データＰＤＩＮのうち偶数番目のデータは出力
ラッチ３７の第２の出力端ＤＩ＿Ｏを介して第２の書込
みドライバ（図示せず）に出力される。
号を各々ラッチするため、直列データＰＤＩＮのうち奇
数番目のデータは出力ラッチ３７の第１の出力端ＤＩ＿
Ｅを介して第１の書込みドライバ（図示せず）に出力さ
れ、直列データＰＤＩＮのうち偶数番目のデータは出力
ラッチ３７の第２の出力端ＤＩ＿Ｏを介して第２の書込
みドライバ（図示せず）に出力される。
【００２５】図４は、図３に示すデータ入力バッファの
タイミング図である。図３及び図４に基づき、本発明の
実施の形態によるデータ入力バッファの書込み動作を詳
細に説明する。直列データＰＤＩＮはバッファリングさ
れた直列データＤＩＮを表わし、内部データストローブ
ＰＤＳＤはバッファリングされたデータストローブＤＱ
Ｓを表わす。
タイミング図である。図３及び図４に基づき、本発明の
実施の形態によるデータ入力バッファの書込み動作を詳
細に説明する。直列データＰＤＩＮはバッファリングさ
れた直列データＤＩＮを表わし、内部データストローブ
ＰＤＳＤはバッファリングされたデータストローブＤＱ
Ｓを表わす。
【００２６】そして、制御信号ＰＣＬＫ、ＰＣＬＫＢ、
ＰＤＳＲＳＴ、ＰＤＳＥＰ１、ＰＤＳＥＰ２、ＰＣＬＫ
Ｗ１、ＰＬＣＫＷ２は、図４に示されたように、各々所
定の幅を有するパルスである。第１の内部クロック信号
ＰＣＬＫはクロック信号ＣＬＫの立ち上がりエッジに応
答して発生するパルスであり、第２の内部クロック信号
ＰＣＬＫＢはクロック信号ＣＬＫの立ち下がりエッジに
応答して発生するパルスである。
ＰＤＳＲＳＴ、ＰＤＳＥＰ１、ＰＤＳＥＰ２、ＰＣＬＫ
Ｗ１、ＰＬＣＫＷ２は、図４に示されたように、各々所
定の幅を有するパルスである。第１の内部クロック信号
ＰＣＬＫはクロック信号ＣＬＫの立ち上がりエッジに応
答して発生するパルスであり、第２の内部クロック信号
ＰＣＬＫＢはクロック信号ＣＬＫの立ち下がりエッジに
応答して発生するパルスである。
【００２７】データ入力バッファ３０は、書込み命令Ｗ
Ｒに応答して発生するリセット信号ＰＤＳＲＳＴに応答
してリセットされ、書込み順序制御信号ＰＷＥＦは、書
込み命令ＷＲ及び第１の内部クロック信号ＰＣＬＫの立
ち上がりエッジに応答して活性化（例えば、ハイ）され
る。
Ｒに応答して発生するリセット信号ＰＤＳＲＳＴに応答
してリセットされ、書込み順序制御信号ＰＷＥＦは、書
込み命令ＷＲ及び第１の内部クロック信号ＰＣＬＫの立
ち上がりエッジに応答して活性化（例えば、ハイ）され
る。
【００２８】書込み順序制御信号ＰＷＥＦは、書込み命
令ＷＲ及び第１の内部クロック信号ＰＣＬＫの立ち上が
りエッジに応答して非活性化（例えば、ロー）されもす
る。書込み順序制御信号ＰＷＥＦは、偶数番目のデータ
（例えば、Ｄ０、Ｄ２、Ｄ４またはＤ６）を先に書き込
むように制御する信号である。
令ＷＲ及び第１の内部クロック信号ＰＣＬＫの立ち上が
りエッジに応答して非活性化（例えば、ロー）されもす
る。書込み順序制御信号ＰＷＥＦは、偶数番目のデータ
（例えば、Ｄ０、Ｄ２、Ｄ４またはＤ６）を先に書き込
むように制御する信号である。
【００２９】まず、ケースＡについて説明する。ＤＱＳ
ｍｉｎはｔＤＱＳＳが最小である場合を表わし、後述す
る全ての信号は書込み命令ＷＲが入力されるクロック信
号ＣＬＫを基準としている。
ｍｉｎはｔＤＱＳＳが最小である場合を表わし、後述す
る全ての信号は書込み命令ＷＲが入力されるクロック信
号ＣＬＫを基準としている。
【００３０】第１の制御信号ＰＤＳＥＰ１は、内部デー
タストローブＰＤＳＤの奇数番目の立ち下がりエッジに
応答して発生するパルスであり、第２の制御信号ＰＤＳ
ＥＰ２は、内部データストローブＰＤＳＤの偶数番目の
立ち下がりエッジに応答して発生するパルスである。
タストローブＰＤＳＤの奇数番目の立ち下がりエッジに
応答して発生するパルスであり、第２の制御信号ＰＤＳ
ＥＰ２は、内部データストローブＰＤＳＤの偶数番目の
立ち下がりエッジに応答して発生するパルスである。
【００３１】第１の制御信号ＰＤＳＥＰ１または第２の
制御信号ＰＤＳＥＰ２は、内部データストローブＰＤＳ
Ｄのあるエッジに応答して発生できる。第１の制御信号
ＰＤＳＥＰ１及び第２の制御信号ＰＤＳＥＰ２は、所定
の時間差をおいて交互に活性化されることが好ましい。
制御信号ＰＤＳＥＰ２は、内部データストローブＰＤＳ
Ｄのあるエッジに応答して発生できる。第１の制御信号
ＰＤＳＥＰ１及び第２の制御信号ＰＤＳＥＰ２は、所定
の時間差をおいて交互に活性化されることが好ましい。
【００３２】説明の便宜のために、直列データＰＤＩＮ
は８つのデータＤ０ないしＤ７よりなると仮定し、各信
号はタイミングシーケンスで活性化／非活性化されると
仮定する。まず、ＰＤＳＤが”ロー”である場合、伝送
ゲート３０１は最初のデータＤ０をノードＡに出力す
る。続けて、ＰＤＳＤが”ロー”から”ハイ”へと遷移
する場合、伝送ゲート３０３はノードＡのデータＤ０を
ノードＢに伝送し、伝送ゲート３０７は２番目のデータ
Ｄ１をノードＤに伝送する。
は８つのデータＤ０ないしＤ７よりなると仮定し、各信
号はタイミングシーケンスで活性化／非活性化されると
仮定する。まず、ＰＤＳＤが”ロー”である場合、伝送
ゲート３０１は最初のデータＤ０をノードＡに出力す
る。続けて、ＰＤＳＤが”ロー”から”ハイ”へと遷移
する場合、伝送ゲート３０３はノードＡのデータＤ０を
ノードＢに伝送し、伝送ゲート３０７は２番目のデータ
Ｄ１をノードＤに伝送する。
【００３３】引き続き、ＰＤＳＤが”ハイ”から”ロ
ー”へと遷移する場合、伝送ゲート３０５はノードＢの
データＤ０をノードＣに伝送し、伝送ゲート３０１は３
番目のデータＤ２をノードＡに伝送し、伝送ゲート３０
８はノードＤのデータＤ１をノードＥに伝送する。
ー”へと遷移する場合、伝送ゲート３０５はノードＢの
データＤ０をノードＣに伝送し、伝送ゲート３０１は３
番目のデータＤ２をノードＡに伝送し、伝送ゲート３０
８はノードＤのデータＤ１をノードＥに伝送する。
【００３４】すなわち、変換回路３１は、内部データス
トローブ信号ＰＤＳＤに応答して多数のデータＤ０、Ｄ
１を有する第１群の直列データを第１群の並列データに
変換した後、内部データストローブ信号ＰＤＳＤに応答
して多数のデータＤ２、Ｄ３を有する第２群の直列デー
タを第２群の並列データに変換する。
トローブ信号ＰＤＳＤに応答して多数のデータＤ０、Ｄ
１を有する第１群の直列データを第１群の並列データに
変換した後、内部データストローブ信号ＰＤＳＤに応答
して多数のデータＤ２、Ｄ３を有する第２群の直列デー
タを第２群の並列データに変換する。
【００３５】より具体的には、変換回路３１は、内部デ
ータストローブ信号ＰＤＳＤに応答して直列データＰＤ
ＩＮを構成する奇数番目のデータＤ０、Ｄ２、Ｄ４、ま
たはＤ６をノードＣに出力し、内部データストローブ信
号ＰＤＳＤに応答して直列データＰＤＩＮを構成する偶
数番目のデータＤ１、Ｄ３、Ｄ５、またはＤ７をノード
Ｅに出力する。インバータによるデータの反転／非反転
は当業者が図３を参照すれば容易に分かるため、これに
ついての詳細な説明は省く。
ータストローブ信号ＰＤＳＤに応答して直列データＰＤ
ＩＮを構成する奇数番目のデータＤ０、Ｄ２、Ｄ４、ま
たはＤ６をノードＣに出力し、内部データストローブ信
号ＰＤＳＤに応答して直列データＰＤＩＮを構成する偶
数番目のデータＤ１、Ｄ３、Ｄ５、またはＤ７をノード
Ｅに出力する。インバータによるデータの反転／非反転
は当業者が図３を参照すれば容易に分かるため、これに
ついての詳細な説明は省く。
【００３６】次に、伝送ゲート３１１は、第１の制御信
号ＰＤＳＥＰ１に応答してノードＣのデータＤ０をノー
ドＦに出力し、伝送ゲート３１３は第１の制御信号ＰＤ
ＳＥＰ１に応答してノードＥのデータＤ１をノードＧに
出力する。
号ＰＤＳＥＰ１に応答してノードＣのデータＤ０をノー
ドＦに出力し、伝送ゲート３１３は第１の制御信号ＰＤ
ＳＥＰ１に応答してノードＥのデータＤ１をノードＧに
出力する。
【００３７】そして、ＰＤＳＤが”ロー”から”ハイ”
へと遷移する場合、伝送ゲート３０３はノードＡのデー
タＤ２をノードＢに伝送し、伝送ゲート３０７は４番目
のデータＤ３をノードＤに出力する。
へと遷移する場合、伝送ゲート３０３はノードＡのデー
タＤ２をノードＢに伝送し、伝送ゲート３０７は４番目
のデータＤ３をノードＤに出力する。
【００３８】第１の書込み信号ＰＣＬＫＷ１が活性化さ
れる場合、ノードＪは第１の書込み信号ＰＣＬＫＷ１及
び書込み順序制御信号ＰＷＥＦに応答して”ハイ”とな
るため、伝送ゲート３１９はノードＦのデータＤ０をノ
ードＯに出力し、伝送ゲート３２１はノードＧのデータ
Ｄ１をノードＰに出力する。
れる場合、ノードＪは第１の書込み信号ＰＣＬＫＷ１及
び書込み順序制御信号ＰＷＥＦに応答して”ハイ”とな
るため、伝送ゲート３１９はノードＦのデータＤ０をノ
ードＯに出力し、伝送ゲート３２１はノードＧのデータ
Ｄ１をノードＰに出力する。
【００３９】すなわち、第１のラッチ回路３３は、第１
の制御信号ＰＤＳＥＰ１に応答して最初のデータＤ０及
び２番目のデータＤ１を各々受信し、第１の書込み信号
ＰＣＬＫＷ１及び書込み順序制御信号ＰＷＥＦに応答し
て最初のデータＤ０及び２番目のデータＤ１を各ノード
Ｏ、Ｐに出力する。
の制御信号ＰＤＳＥＰ１に応答して最初のデータＤ０及
び２番目のデータＤ１を各々受信し、第１の書込み信号
ＰＣＬＫＷ１及び書込み順序制御信号ＰＷＥＦに応答し
て最初のデータＤ０及び２番目のデータＤ１を各ノード
Ｏ、Ｐに出力する。
【００４０】出力ラッチ３７の第１の出力端ＤＩ＿Ｅは
最初のデータＤ０を出力し、出力ラッチ３７の第２の出
力端ＤＩ＿Ｏは２番目のデータＤ１を出力する。
最初のデータＤ０を出力し、出力ラッチ３７の第２の出
力端ＤＩ＿Ｏは２番目のデータＤ１を出力する。
【００４１】第１のラッチ回路３３は、第１の制御信号
ＰＤＳＥＰ１に応答して各ノードＣ、Ｅのデータを各々
ラッチし、第１の書込み信号ＰＣＬＫＷ１に応答してノ
ードＦにラッチされたデータ（例えば、Ｄ０またはＤ
４）をノードＯに出力し、ノードＧにラッチされたデー
タ（例えば、Ｄ１またはＤ５）をノードＰに出力する。
ＰＤＳＥＰ１に応答して各ノードＣ、Ｅのデータを各々
ラッチし、第１の書込み信号ＰＣＬＫＷ１に応答してノ
ードＦにラッチされたデータ（例えば、Ｄ０またはＤ
４）をノードＯに出力し、ノードＧにラッチされたデー
タ（例えば、Ｄ１またはＤ５）をノードＰに出力する。
【００４２】しかし、書込み順序制御信号ＰＷＥＦが書
込み命令ＣＭ及び第１の内部クロック信号ＰＣＬＫの立
ち上がりエッジに応答して非活性化（”ロー”）される
場合、ノードＫは活性化（”ハイ”）されるため、ノー
ドＦのデータＤ０は伝送ゲート３２３を介してノードＰ
に伝送され、ノードＧのデータＤ１は伝送ゲート３２５
を介してノードＯに伝送される。
込み命令ＣＭ及び第１の内部クロック信号ＰＣＬＫの立
ち上がりエッジに応答して非活性化（”ロー”）される
場合、ノードＫは活性化（”ハイ”）されるため、ノー
ドＦのデータＤ０は伝送ゲート３２３を介してノードＰ
に伝送され、ノードＧのデータＤ１は伝送ゲート３２５
を介してノードＯに伝送される。
【００４３】続いて、ＰＤＳＤがハイからローへと遷移
する場合、伝送ゲート３０５はノードＢのデータＤ２を
ノードＣに伝送し、伝送ゲート３０９はノードＤのデー
タＤ３をノードＥに伝送し、伝送ゲート３０１は５番目
のデータＤ４をノードＡに伝送する。
する場合、伝送ゲート３０５はノードＢのデータＤ２を
ノードＣに伝送し、伝送ゲート３０９はノードＤのデー
タＤ３をノードＥに伝送し、伝送ゲート３０１は５番目
のデータＤ４をノードＡに伝送する。
【００４４】次に、第２の制御信号ＰＤＳＥＰ２が活性
化される場合、伝送ゲート３１５はノードＣのデータＤ
２をノードＨに伝送し、伝送ゲート３１７はノードＥの
データＤ３をノードＩに伝送する。
化される場合、伝送ゲート３１５はノードＣのデータＤ
２をノードＨに伝送し、伝送ゲート３１７はノードＥの
データＤ３をノードＩに伝送する。
【００４５】ノードＬは第２の書込み信号ＰＣＬＫＷ２
及び書込み順序制御信号ＰＷＥＦに応答して活性化（”
ハイ”）されるため、伝送ゲート３２７はノードＨのデ
ータＤ２をノードＯに出力し、伝送ゲート３２９はノー
ドＩのデータＤ３をノードＰに出力する。
及び書込み順序制御信号ＰＷＥＦに応答して活性化（”
ハイ”）されるため、伝送ゲート３２７はノードＨのデ
ータＤ２をノードＯに出力し、伝送ゲート３２９はノー
ドＩのデータＤ３をノードＰに出力する。
【００４６】すなわち、第２のラッチ回路３５は、第２
の制御信号ＰＤＳＥＰ２に応答して３番目のデータＤ２
及び４番目のデータＤ３を各々受信し、第２の書込み信
号ＰＣＬＫＷ２及び書込み順序制御信号に応答して３番
目のデータＤ２及び４番目のデータＤ３を各ノードＯ、
Ｐに各々出力する。出力ラッチ３７の第１の出力端ＤＩ
＿Ｅは３番目のデータＤ２を出力し、出力ラッチ３７の
第２の出力端ＤＩ＿Ｏは４番目のデータＤ３を出力す
る。
の制御信号ＰＤＳＥＰ２に応答して３番目のデータＤ２
及び４番目のデータＤ３を各々受信し、第２の書込み信
号ＰＣＬＫＷ２及び書込み順序制御信号に応答して３番
目のデータＤ２及び４番目のデータＤ３を各ノードＯ、
Ｐに各々出力する。出力ラッチ３７の第１の出力端ＤＩ
＿Ｅは３番目のデータＤ２を出力し、出力ラッチ３７の
第２の出力端ＤＩ＿Ｏは４番目のデータＤ３を出力す
る。
【００４７】第２のラッチ回路３５は、第２の制御信号
ＰＤＳＥＰ２に応答して各ノードＣ、Ｅのデータを各々
ラッチし、第２の書込み信号ＰＣＬＫＷ１に応答してノ
ードＨにラッチされたデータ（例えば、Ｄ２またはＤ
６）をノードＯに出力し、ノードＧにラッチされたデー
タ（例えば、Ｄ３またはＤ７）をノードＰに出力する。
ＰＤＳＥＰ２に応答して各ノードＣ、Ｅのデータを各々
ラッチし、第２の書込み信号ＰＣＬＫＷ１に応答してノ
ードＨにラッチされたデータ（例えば、Ｄ２またはＤ
６）をノードＯに出力し、ノードＧにラッチされたデー
タ（例えば、Ｄ３またはＤ７）をノードＰに出力する。
【００４８】しかし、書込み順序制御信号ＰＷＥＦが書
込み命令ＣＭ及び第２の内部クロック信号ＰＣＬＫの立
ち上がりエッジに応答して非活性化（”ロー”）される
場合、ノードＭは”ハイ”となるため、ノードＨのデー
タＤ２は伝送ゲート３３１を介してノードＰに伝送さ
れ、ノードＩのデータＤ３は伝送ゲート３３３を介して
ノードＯに伝送される。
込み命令ＣＭ及び第２の内部クロック信号ＰＣＬＫの立
ち上がりエッジに応答して非活性化（”ロー”）される
場合、ノードＭは”ハイ”となるため、ノードＨのデー
タＤ２は伝送ゲート３３１を介してノードＰに伝送さ
れ、ノードＩのデータＤ３は伝送ゲート３３３を介して
ノードＯに伝送される。
【００４９】従って、データＤ０、Ｄ１は第１の制御信
号ＰＤＳＥＰ１に応答して第１のラッチ回路３３にラッ
チされた後に第１の書込み信号ＰＣＬＫＷ１に応答して
出力され、データＤ２、Ｄ３は第２の制御信号ＰＤＳＥ
Ｐ２に応答して第２のラッチ回路３５にラッチされた後
に第１の書込み信号ＰＣＬＫＷ１に応答して出力され
る。
号ＰＤＳＥＰ１に応答して第１のラッチ回路３３にラッ
チされた後に第１の書込み信号ＰＣＬＫＷ１に応答して
出力され、データＤ２、Ｄ３は第２の制御信号ＰＤＳＥ
Ｐ２に応答して第２のラッチ回路３５にラッチされた後
に第１の書込み信号ＰＣＬＫＷ１に応答して出力され
る。
【００５０】第１の書込み信号ＰＣＬＫＷ１は第１の制
御信号ＰＤＳＥＰ１が活性化されてから所定時間が過ぎ
た後に活性化され、第２の制御信号ＰＤＳＥＰ２は第１
の書込み信号ＰＣＬＫＷ１が活性化されてから所定時間
が過ぎた後に活性化され、第２の書込み信号ＰＣＬＫＷ
２は第２の制御信号ＰＤＳＥＰ２が活性化されてから所
定時間が過ぎた後に活性化されることが好ましい。
御信号ＰＤＳＥＰ１が活性化されてから所定時間が過ぎ
た後に活性化され、第２の制御信号ＰＤＳＥＰ２は第１
の書込み信号ＰＣＬＫＷ１が活性化されてから所定時間
が過ぎた後に活性化され、第２の書込み信号ＰＣＬＫＷ
２は第２の制御信号ＰＤＳＥＰ２が活性化されてから所
定時間が過ぎた後に活性化されることが好ましい。
【００５１】すなわち、第１の書込み信号ＰＣＬＫＷ１
及び第２の書込み信号ＰＣＬＫＷ２は所定の時間差をお
いて交互に活性化される。
及び第２の書込み信号ＰＣＬＫＷ２は所定の時間差をお
いて交互に活性化される。
【００５２】第１のラッチ回路３３は、第１の書込み信
号ＰＣＬＫＷ１に応答してＰＤＩＮを構成する最初のデ
ータＤ０及び２番目のデータＤ１を出力ラッチ３７に同
時に出力し、ＰＤＩＮを構成する５番目のデータＤ４及
び６番目のデータＤ５を出力ラッチ３７に同時に出力す
る。
号ＰＣＬＫＷ１に応答してＰＤＩＮを構成する最初のデ
ータＤ０及び２番目のデータＤ１を出力ラッチ３７に同
時に出力し、ＰＤＩＮを構成する５番目のデータＤ４及
び６番目のデータＤ５を出力ラッチ３７に同時に出力す
る。
【００５３】また、第２のラッチ回路３５は、第２の書
込み信号ＰＣＬＫＷ２に応答してＰＤＩＮを構成する３
番目のデータＤ２及び４番目のデータＤ３を出力ラッチ
３７に同時に出力し、ＰＤＩＮを構成する７番目のデー
タＤ６及び８番目のデータＤ７を出力ラッチ３７に同時
に出力する。
込み信号ＰＣＬＫＷ２に応答してＰＤＩＮを構成する３
番目のデータＤ２及び４番目のデータＤ３を出力ラッチ
３７に同時に出力し、ＰＤＩＮを構成する７番目のデー
タＤ６及び８番目のデータＤ７を出力ラッチ３７に同時
に出力する。
【００５４】出力ラッチ３７の第１の出力端ＤＩ＿Ｅ
は、第１の書込み信号ＰＣＬＫＷ１が活性化されてから
第２の書込み信号ＰＣＬＫＷ２が活性化されるまで最初
のデータＤ０及び２番目のデータＤ１を保持し、出力ラ
ッチ３７の第２の出力端ＤＩ＿Ｏは、第２の書込み信号
ＰＣＬＫＷ２が活性化されてから第１の書込み信号ＰＣ
ＬＫＷ１が活性化されるまで３番目のデータＤ２及び４
番目のデータＤ３を保持する。
は、第１の書込み信号ＰＣＬＫＷ１が活性化されてから
第２の書込み信号ＰＣＬＫＷ２が活性化されるまで最初
のデータＤ０及び２番目のデータＤ１を保持し、出力ラ
ッチ３７の第２の出力端ＤＩ＿Ｏは、第２の書込み信号
ＰＣＬＫＷ２が活性化されてから第１の書込み信号ＰＣ
ＬＫＷ１が活性化されるまで３番目のデータＤ２及び４
番目のデータＤ３を保持する。
【００５５】次に、ケースＢについて説明する。ＤＱＳ
ｍａｘはｔＤＱＳＳが最大である場合を表わし、ケース
Ｂの各信号ＤＩＮ、ＰＤＳＤ、ＰＤＩＮ、ＰＤＳＥＰ
１、ＰＤＳＥＰ２はケースＡの各信号ＤＩＮ、ＰＤＳ
Ｄ、ＰＤＩＮ、ＰＤＳＥＰ１、ＰＤＳＥＰ２と同じメカ
ニズムによって発生する。また、ケースＢの各データＤ
０ないしＤ３の出力過程とケースＡの各データＤ０ない
しＤ３の出力過程とは同じである。
ｍａｘはｔＤＱＳＳが最大である場合を表わし、ケース
Ｂの各信号ＤＩＮ、ＰＤＳＤ、ＰＤＩＮ、ＰＤＳＥＰ
１、ＰＤＳＥＰ２はケースＡの各信号ＤＩＮ、ＰＤＳ
Ｄ、ＰＤＩＮ、ＰＤＳＥＰ１、ＰＤＳＥＰ２と同じメカ
ニズムによって発生する。また、ケースＢの各データＤ
０ないしＤ３の出力過程とケースＡの各データＤ０ない
しＤ３の出力過程とは同じである。
【００５６】変換回路３１は、内部データストローブＰ
ＤＳＤに応答して直列データＰＤＩＮを並列データに変
換する。直列データＰＤＩＮのうち第１群のデータ（例
えば、データＤ０、Ｄ１）が内部データストローブＰＤ
ＳＤに応答して並列データに変換されれば、第１のラッ
チ回路３３は第１の制御信号ＰＤＳＥＰ１に応答して第
１群のデータＤ０、Ｄ１を受信し、第１の書込み信号Ｐ
ＣＬＫＷ１に応答して第１群のデータＤ０、Ｄ１を同時
に出力ラッチ３７に出力する。
ＤＳＤに応答して直列データＰＤＩＮを並列データに変
換する。直列データＰＤＩＮのうち第１群のデータ（例
えば、データＤ０、Ｄ１）が内部データストローブＰＤ
ＳＤに応答して並列データに変換されれば、第１のラッ
チ回路３３は第１の制御信号ＰＤＳＥＰ１に応答して第
１群のデータＤ０、Ｄ１を受信し、第１の書込み信号Ｐ
ＣＬＫＷ１に応答して第１群のデータＤ０、Ｄ１を同時
に出力ラッチ３７に出力する。
【００５７】続けて、直列データＰＤＩＮのうち第２群
のデータ（例えば、データＤ２、Ｄ３）が内部データス
トローブＰＤＳＤに応答して並列データに変換されれ
ば、第２のラッチ回路３５は第２の制御信号ＰＤＳＥＰ
２に応答して第２群のデータＤ２、Ｄ３を受信し、第２
の書込み信号ＰＣＬＫＷ２に応答して第２群のデータＤ
２、Ｄ３を同時に出力ラッチ３７に出力する。直列デー
タＰＤＩＮのうち第２群のデータＤ２、Ｄ３は第１群の
データＤ０、Ｄ１と連続したデータである。
のデータ（例えば、データＤ２、Ｄ３）が内部データス
トローブＰＤＳＤに応答して並列データに変換されれ
ば、第２のラッチ回路３５は第２の制御信号ＰＤＳＥＰ
２に応答して第２群のデータＤ２、Ｄ３を受信し、第２
の書込み信号ＰＣＬＫＷ２に応答して第２群のデータＤ
２、Ｄ３を同時に出力ラッチ３７に出力する。直列デー
タＰＤＩＮのうち第２群のデータＤ２、Ｄ３は第１群の
データＤ０、Ｄ１と連続したデータである。
【００５８】続いて、直列データＰＤＩＮのうち第３群
のデータ（例えば、データＤ４、Ｄ５）が内部データス
トローブＰＤＳＤに応答して並列データに変換されれ
ば、第１のラッチ回路３３は第１の制御信号ＰＤＳＥＰ
１に応答して第１群のデータＤ４、Ｄ５を受信し、第１
の書込み信号ＰＣＬＫＷ１に応答して第１群のデータＤ
４、Ｄ５を同時に出力ラッチ３７に出力する。直列デー
タＰＤＩＮのうち第３群のデータＤ４、Ｄ５と第２群の
データＤ２、Ｄ３とは連続したデータである。
のデータ（例えば、データＤ４、Ｄ５）が内部データス
トローブＰＤＳＤに応答して並列データに変換されれ
ば、第１のラッチ回路３３は第１の制御信号ＰＤＳＥＰ
１に応答して第１群のデータＤ４、Ｄ５を受信し、第１
の書込み信号ＰＣＬＫＷ１に応答して第１群のデータＤ
４、Ｄ５を同時に出力ラッチ３７に出力する。直列デー
タＰＤＩＮのうち第３群のデータＤ４、Ｄ５と第２群の
データＤ２、Ｄ３とは連続したデータである。
【００５９】データの伝送を制御する信号はＰＤＳＥＰ
１→ＰＣＬＫＷ１→ＰＤＳＥＰ２→ＰＣＬＫＷ２→ＰＤ
ＳＥＰ１→ＰＣＬＫＷ１，．．．の順番に活性化される
ため、出力ラッチ３７の各出力端ＤＩ＿Ｅ、ＤＩ＿Ｏは
第１群のデータ，第２群のデータ，第３群のデー
タ，．．．を出力する。
１→ＰＣＬＫＷ１→ＰＤＳＥＰ２→ＰＣＬＫＷ２→ＰＤ
ＳＥＰ１→ＰＣＬＫＷ１，．．．の順番に活性化される
ため、出力ラッチ３７の各出力端ＤＩ＿Ｅ、ＤＩ＿Ｏは
第１群のデータ，第２群のデータ，第３群のデー
タ，．．．を出力する。
【００６０】本発明は図面に示された一実施の形態を参
考として説明されたが、これは単なる例示的なものに過
ぎず、この技術分野における当業者であれば、これより
各種の変形及び均等な他の実施の形態が可能であるとい
う点は理解できるであろう。よって、本発明の真の技術
的な保護範囲は、特許請求の範囲に記載された思想によ
って定まるべきである。
考として説明されたが、これは単なる例示的なものに過
ぎず、この技術分野における当業者であれば、これより
各種の変形及び均等な他の実施の形態が可能であるとい
う点は理解できるであろう。よって、本発明の真の技術
的な保護範囲は、特許請求の範囲に記載された思想によ
って定まるべきである。
【００６１】
【発明の効果】上述したように、本発明によるデータの
入力方法及びデータ入力バッファは、ｔＤＱＳＳウィン
ドウを改善する効果がある。従って、データ入力バッフ
ァは、最小ｔＤＱＳＳから最大ｔＤＱＳＳまでの範囲で
円滑にデータ書込みの動作を行うことができる。
入力方法及びデータ入力バッファは、ｔＤＱＳＳウィン
ドウを改善する効果がある。従って、データ入力バッフ
ァは、最小ｔＤＱＳＳから最大ｔＤＱＳＳまでの範囲で
円滑にデータ書込みの動作を行うことができる。
【００６２】そして、本発明によるデータ入力バッファ
によれば、レイアウト面積が縮小される。
によれば、レイアウト面積が縮小される。
【図１】従来のデータ入力バッファの回路図である。
【図２】従来の他のデータ入力バッファの回路図であ
る。
る。
【図３】本発明の実施の形態によるデータ入力バッファ
の回路図である。
の回路図である。
【図４】図３のタイミング図である。
３０ データ入力バッファ
３１ 変換回路
３３ 第１のラッチ回路
３５ 第２のラッチ回路
３７ 出力ラッチ
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Ｆターム(参考） 5M024 AA40 AA62 BB03 BB34 DD39
JJ03 JJ18 PP02 PP03 PP07
Claims (13)
- 【請求項１】 データストローブ信号に応答して複数の
データを含む第１群の直列データを第１群の並列データ
に変換した後、前記データストローブ信号に応答して複
数のデータを含む第２群の直列データを第２群の並列デ
ータに変換する変換回路と、 第１の書込み信号に応答して前記第１群の並列データの
各々を対応する各出力端に伝送する第１の伝送回路と、 第２の書込み信号に応答して前記第２群の並列データの
各々を対応する前記各出力端に伝送する第２の伝送回路
と、を備え、 前記第１の書込み信号及び前記第２の書込み信号は、所
定の時間差をおいて交互に活性化されることを特徴とす
るデータ入力バッファ。 - 【請求項２】 前記第１群の直列データ及び前記第２群
の直列データは、互いに連続したデータであることを特
徴とする請求項１に記載のデータ入力バッファ。 - 【請求項３】 前記データ入力バッファは前記各出力端
のデータをラッチする出力ラッチをさらに備え、 前記出力ラッチは、前記第１の書込み信号が活性化され
てから前記第２の書込み信号が活性化されるまで前記各
出力端のデータをラッチするか、あるいは、前記第２の
書込み信号が活性化されてから前記第１の書込み信号が
活性化されるまで前記各出力端のデータをラッチするこ
とを特徴とする請求項１に記載のデータ入力バッファ。 - 【請求項４】 データストローブ信号に応答して直列デ
ータを構成する奇数番目のデータを第１のノードに出力
し、前記データストローブ信号に応答して直列データを
構成する偶数番目のデータを第２のノードに出力する変
換回路と、 第１の制御信号に応答して前記第１のノード及び前記第
２のノードのデータを各々ラッチし、第１の書込み信号
に応答してラッチされた各々のデータを同時に出力する
第１のラッチ回路と、 第２の制御信号に応答して前記第１のノード及び前記第
２のノードのデータを各々ラッチし、第２の書込み信号
に応答してラッチされた各々のデータを同時に出力する
第２のラッチ回路と、を備えることを特徴とするデータ
入力バッファ。 - 【請求項５】 前記第１の書込み信号及び前記第２の書
込み信号は、所定の時間差をおいて交互に活性化される
ことを特徴とする請求項４に記載のデータ入力バッフ
ァ。 - 【請求項６】 前記データ入力バッファは、前記第１の
ラッチ回路または前記第２のラッチ回路の出力データを
ラッチする出力ラッチをさらに備え、 前記出力ラッチは、前記第１の書込み信号が活性化され
てから前記第２の書込み信号が活性化されるまで前記出
力データをラッチするか、あるいは、前記第２の書込み
信号が活性化されてから前記第１の書込み信号が活性化
されるまで前記出力データをラッチすることを特徴とす
る請求項５に記載のデータ入力バッファ。 - 【請求項７】 前記第１の制御信号及び前記第２の制御
信号は、所定の時間差をおいて交互に活性化されること
を特徴とする請求項４に記載のデータ入力バッファ。 - 【請求項８】 データストローブ信号に応答して複数の
データを含む第１群の直列データを第１群の並列データ
に変換した後、前記データストローブ信号に応答して服
すのデータを備える第２群の直列データを第２群の並列
データに変換する段階と、 第１の書込み信号に応答して前記第１群の並列データの
各々を対応する各出力端に伝送する段階と、 第２の書込み信号に応答して前記第２群の並列データの
各々を対応する前記各出力端に伝送する段階と、を含
み、 前記第１の書込み信号及び前記第２の書込み信号は、所
定の時間差をおいて交互に活性化されることを特徴とす
るデータの入力方法。 - 【請求項９】 前記第１群の直列データ及び前記第２群
の直列データは、互いに連続したデータであることを特
徴とする請求項８に記載のデータの入力方法。 - 【請求項１０】 前記データの入力方法は、前記各出力
端のデータをラッチする段階をさらに含み、 前記データをラッチする段階は、前記第１の書込み信号
が活性化されてから前記第２の書込み信号が活性化され
るまで前記各出力端のデータをラッチするか、あるい
は、前記第２の書込み信号が活性化されてから前記第１
の書込み信号が活性化されるまで前記各出力端のデータ
をラッチすることを特徴とする請求項８に記載のデータ
の入力方法。 - 【請求項１１】 データストローブ信号に応答して直列
データを構成する奇数番目のデータを第１のノードに出
力し、前記データストローブ信号に応答して直列データ
を構成する偶数番目のデータを第２のノードに出力する
段階と、 第１の制御信号に応答して前記第１のノード及び前記第
２のノードのデータを各々ラッチし、第１の書込み信号
に応答してラッチされた各々のデータを同時に出力する
段階と、 第２の制御信号に応答して前記第１のノード及び前記第
２のノードのデータを各々ラッチし、第２の書込み信号
に応答してラッチされた各々のデータを同時に出力する
段階と、を含むことを特徴とするデータの入力方法。 - 【請求項１２】 前記第１の書込み信号及び前記第２の
書込み信号は、所定の時間差をおいて交互に活性化され
ることを特徴とする請求項１１に記載のデータの入力方
法。 - 【請求項１３】 データの入力バッファであって、 入力端と第１の出力端及び第２の出力端を備え、前記入
力端に入力される直列データビットを受信して前記直列
データビットの偶数番目のデータを前記第１の出力端に
出力し、前記直列データビットの奇数番目のデータを前
記第２の出力端に出力する変換回路と、 前記変換回路の第１の出力端に接続される第１の入力端
と、前記変換回路の第２の出力端に接続される第２の入
力端と、第３の出力端及び第４の出力端を備え、第１の
期間中に前記第１の入力端に入力される第１の偶数番目
のデータビットを前記第３の出力端に出力し、前記第２
の入力端に入力される第１の奇数番目のデータビットを
前記第４の出力端に出力する第１のラッチ回路と、 前記変換回路の前記第１の出力端に接続される第３の入
力端、前記変換回路の第２の出力端に接続される第４の
入力端、前記第１のラッチ回路の前記第３の出力端に接
続される第５の出力端及び前記第１のラッチ回路の前記
第４の出力端に接続される第６の出力端を備え、第２の
期間中に前記第３の入力端に入力される第２の偶数番目
のデータビットを前記第５の出力端に出力し、前記第４
の入力端に入力される第２の奇数番目のデータビットを
前記第６の出力端に出力する第２のラッチ回路と、 前記第１の偶数番目のデータビット及び前記第１の奇数
番目のデータビットをラッチするか、あるいは、前記第
２の偶数番目のデータビット及び前記第２の奇数番目の
データビットをラッチする出力ラッチと、を備え、 前記第１の期間及び前記第２の期間は重ならないことを
特徴とするデータ入力バッファ。
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