JPH04177696A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶回路に関し、特にアクセス時間がハ
ードウェア設計に大きな影響を及ぼす半導体記憶回路に
関するものである。

〔従来の技術〕

従来の半導体記憶回路は、データを格納するメモリセル
アレイと、そのデータを、端子を介して外部のデータバ
スと入出力するための制御回路とを含んで構成されてい
る。また、この半導体記憶回路を利用して所定のシステ
ムの回路設計を行う場合、メーカ側で保証している電気
的特性データを考慮して行うのが一般的である６ 電気的特性の一つにアクセス時間がある。

このアクセス時間とは、アドレス情報を記憶素子（メモ
リセル）に与えてから、正しくデータが書込み又は読出
しされるまでの時間を示す。

半導体メーカは、製造条件のばらつきや、電源電圧２周
囲温度などの変動によって、実際の個々にアクセス時間
が異なるために、一定の条件を設定しアクセス時間を決
めている。例えば、アクセス時間が１００ｎｓの規格の
製品の場合、実際には８０ｎｓのアクセス時間のものも
含まれることがある。

しかしながら、ＣＰＵと記憶素子とをつなぐ回路設計で
は、メーカが保証している１００ｎｓの値を使って設計
をすることになる。

例えば、２種類の半導体記憶回路があって、−方がｇＱ
ｎｓのアクセス時間が保証され、他方が１００ｎｓのア
クセス時間が保証されているとする。またＣＰＵとのイ
ンタフェースで、ＣＰＵのバスサイクルから、ウェイト
Ｏ”の場合９０ｎｓ、ウェイト”１°°クロツクの場合
１９０ｎｓのアクセス時間が要求されているものとする
。

この時、ハードウェア設計者は、８０ｎＳの半導体記憶
回路を用いてウェイト“０″で設計するか、１００ｎｓ
の半導体記憶回路を用いてウェイト“１”クロックで設
計するかの何れかを選択することになる。

〔発明が解決しようとする課題〕

上述した従来の半導体記憶回路は、メーカが保証するア
クセス時間と、システムのＣＰＵのバスサイクルの要求
等とを考慮して回路設計を行う構成となっているので、
例えば、８０ｎＳの半導体記憶回路を用いウェイト“０
°′で設計する場合はコスト高となり、１００ｎｓの半
導体記憶回路を用いてウェイト“１”クロックで設計す
る場合にはシステムの性能を低下させ、何れの場合も最
適なシステム設計ができないという問題点があった。

本発明の目的は、コスト、性能面とも無駄がなく最適な
システム設計を行うことができる半導体記憶回路を提供
することにある。

〔課題を解決するための手段〕

本発明の半導体記憶回路は、複数のメモリセルを備え選
択された前記メモリセルへのデータの書込み及びこのメ
モリセルからのデータの読出しを行うメモリセルアレイ
と、アドレス信号に従って前記メモリセルアレイの所定
のメモリセルを選択する選択回路と、前記メモリセルア
レイから読出されたデータが外部回路と接続するデータ
出力端子に伝達されるタイミングで活性化状態となるタ
イミング信号を発生し外部へ出力するタイミング信号生
成回路とを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例の示す回路図である。

この実施例は、複数のメモリセルを備え、選択されたメ
モリセルへのデータの書込み及びこのメモリセルからの
データの読出しを行うメモリセル１と、アドレス信号Ａ
ＤＲ、ＡＤｃに従ってメモリセルアレイの所定のメモリ
セルを選択する選択回路のアドレスバッファ回路２Ａ　
、　２Ｂ　、行デコーダ３１列デコーダ４と、メモリセ
ルアレイ１及び付加ビット・メモリセルアレイ８から読
出されたデータを増幅し人出力バツファ回路６へ伝達し
、人出力バッファ回路６からのデータをメモリセルアレ
イ１及び付加ビット・メモリセルアレイ８へ伝達するセ
ンス増幅器５と、外部データＤＴ＋をセンス増幅器５に
伝達してメモリセルアレイ１に供給し、センス増幅器５
を介して伝達されたメモリセルアレイ１からのデータを
外部へ出力（ＤＴｏ）すると共に、データ“１”をセン
ス増幅器５を介して付加ビット・メモリセルアレイ８へ
供給し、センス増幅器５を介して伝達された付加ビット
・メモリセルアレイ８からのデータを出力する人出力バ
ッファ回路６と、メモリアセルアレイ１のメモリセルと
同一構造の付加ビットメモリセルを備えメモリセルアレ
イ１の読出し動作と同期して付加ビットメモリセルから
データを読出す付加ビット　メモリセルアレイ８、この
付加ビット・メモリセルアレイ８から読出されたデータ
によりオン状態となるトランジスタＱｌ−及び論理ゲー
トＧ３を備え、このトランジスタＱ１のコレクタから、
メモリセルアレイ１から読出されたデータが外部回路と
接続するデータ出力端子に伝達されるタイミングで活性
化状態となるタイミング信号ＶＤを発生し外部へ出力す
るタイミング信号生成回路７と、各部の動作を制御する
インバータエＶ１〜■ｖ３、論理ゲートＧｌ、Ｇ２とを
有する構成となっている。

次に、この実施例のデータの書込み及び読出し動作につ
いて説明する。

まず、書込み動作について説明する。

アドレスバスからのアドレス信号ＡＤＲ。

ＡＤＣがアドレスバッファ回路２Ａ、２Ｂへ入力され、
行デコーダ３と列デコーダ４によりメモリセルアレイ１
の所定メモリセル（８ビ・ントのＩ１０データバスであ
れば８個のメモリセル）が選択される。

書込み用のデータＤ　Ｔ　＋は、Ｉ１０データバスより
人出力バッファ回路６及びセンス増幅器５を通してメモ
リセルアレイ１に入力される。そして選択されたメモリ
セルへの書込みが行われる。

また、上述メモリセルが選択される時に、付加ビット・
メモリセルアレイ８の１ビツトが選択され、そのメモリ
セルに入出力バツファ回路６．センス増幅器５を通して
データ“１′”が書込まれる。

この付加ビット・メモリセルアレイ８内のデータバスは
書込み後、“０°“レベルとなる。

次に、読出し動作について説明する。

第２図はこの実施例の読出し動作を説明するための各部
信号の波形図である。

メモリセルアレイ１のメモリセルの選択はデータの書込
みと同様に行われ、選択されたメモリセルのデータがセ
ンス増幅器５により増幅されて、人出力バッファ回路６
を通してＩ１０データバスへ出力される。

また、上述のメモリセルが選択される時に、付加ビット
・メモリセルアレイ８の１ビツトが選択され、センス増
幅器５．入出力バッファ回路６を通して“１″レベルの
信号Ａが出力される。

信号Ａが１”に変化することによってトランジスタＱ１
がオンとなり、タイミング信号ＶＤを低レベルにする。

このタイミング信号ＶＤを外部でモニタリングすること
でメモリセルアレイ１から読出されたデータが入出力バ
ッファ回路６からＩ１０データバスへ出力されたことを
検出できる。

トランジスタＱ１は、オープンドレイン型のバッファで
あり、同様な半導体記憶回路のタイミング信号ＶＤの出
力ラインをワイヤード・オワ接続することが可能である
。

第３図は本発明の第２の実施例の示す回路図である。

この実施例は、タイミング信号生成回路７Ａを、メモリ
セルアレイ１のデータの読出しを制御する読出し制御信
号５丁を所定の時間遅延させる遅延回路ＤＬＬと、この
遅延回路ＤＬＬの出力信号によりオン状態となるトラン
ジスタＱ２とを備え、このトランジスタＱ２のコレクタ
をタイミング信号］の出力端とする構成としたものであ
る。

この実施例の各部信号の波形図を第４図に示す。

この実施例においては、読出しデータＤＴＯの出力タイ
ミングを予め設定された遅延回路ＤＬＬの遅延時間で検
出するようにしたもので、回路構成が簡単になるという
利点がある。

これら実施例においては、読出しデータＤＴ。

の出力タイミングをタイミング信号ＶＤで検出すること
ができるので、このタイミング信号ＶＤを使って、メー
カが保証するアクセス時間と関係なくシステム設計を行
うことができ、コスト、性能面で最適な設計を行うこと
ができる。

〔発明の効果〕

以上説明したように本発明は、データを読出しときに、
このデータが外部へ出力されるタイミングを示すタイミ
ング信号を出力する構成とすることにより、メーカが保
証するアクセス時間に関係なくシステム設計が可能とな
り、従ってコスト。

性能面での無駄を省き、最適なシステム設計を行うこと
ができる効果がある。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１の実施例を示
す回路図及びこの実施例の動作を説明するための各部信
号の波形図、第３図及び第４図はそれぞれ本発明の第２
の実施例を示す回路図及びこの実施例の動作を説明する
ための各部信号の波形図である。 １・・・メモリセルアレイ、２＾、２Ｂ・・・アドレス
バッファ回路、３・・・行デコーダ、４・・・列デコー
ダ、５．５Ａ・・・センス増幅器、６．６Ａ・・・人出
力バッファ回路、７，７Ａ・・・タイミング信号生成回
路、８・・・付加ビット・メモリセルアレイ、ＤＬＬ・
・・遅延回路、０１〜Ｇ３・・・論理ケート、ＩＶｌ〜
ＩＶ３・・・インバータ、Ｑｌ、Ｑ２・・・トランジス
タ。

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリセルを備え選択された前記メモリセル
   へのデータの書込み及びこのメモリセルからのデータの
   読出しを行うメモリセルアレイと、アドレス信号に従つ
   て前記メモリセルアレイの所定のメモリセルを選択する
   選択回路と、前記メモリセルアレイから読出されたデー
   タが外部回路と接続するデータ出力端子に伝達されるタ
   イミングで活性化状態となるタイミング信号を発生し外
   部へ出力するタイミング信号生成回路とを有することを
   特徴とする半導体記憶回路。 ２、タイミング信号生成回路が、メモリセルアレイのメ
   モリセルと同一構造の付加ビットメモリセルを備え前記
   メモリセルアレイの読出し動作と同期して前記付加ビッ
   トメモリセルからデータを読出す付加ビット・メモリセ
   ルアレイと、この付加ビット・メモリセルアレイから読
   出されたデータによりオン、オフの何れか一方の状態と
   なるトランジスタとを備え、このトランジスタのコレク
   タをタイミング信号の出力端とする構成である請求項１
   記載の半導体記憶回路。 ３、タイミング信号生成回路が、メモリセルアレイのデ
   ータの読出しを制御する読出し制御信号を所定の時間遅
   延させる遅延回路と、この遅延回路の出力信号によりオ
   ン、オフの何れか一方の状態となるトランジスタとを備
   え、このトランジスタのコレクタをタイミング信号の出
   力端とする構成である請求項１記載の半導体記憶回路。