JPH06267273A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 リフレッシュ動作中であることを表示するた
めのビジー信号を必要に応じて選択的に出力しうるダイ
ナミック型ＲＡＭ等を実現することにより、ダイナミッ
ク型ＲＡＭを基本構成とするメモリボード等のアクセス
効率を高め、メモリボードを含むコンピュータシステム
等の処理能力を高める。 【構成】 ダイナミック型メモリセルが格子状に配置さ
れてなるメモリアレイを具備しかつ所定の周期でリフレ
ッシュ動作を自律的に行うためのセルフリフレッシュモ
ードを有するダイナミック型ＲＡＭ等において、ビジー
信号ＢＳＹＢを、所定の起動制御信号つまりチップ選択
信号ＣＳＢによる通常動作の起動が行われたときにのみ
出力する。これにより、アクセス対象となるダイナミッ
ク型ＲＡＭがリフレッシュ動作中であり内部制御信号Ｓ
Ｒがハイレベルとされるときに限ってビジー信号ＢＳＹ
Ｂを出力できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば、セルフリフレッシュモードを有するダイナ
ミック型ＲＡＭ（ランダムアクセスメモリ）ならびにこ
れを基本構成とするメモリボード等に利用して特に有効
な技術に関するものである。

【０００２】

【従来の技術】ダイナミック型メモリセルが格子状に配
置されてなるメモリアレイを備え、通常の書き込み及び
読み出しモードに加えてバッテリーバックアップ時等に
おいてメモリセルのリフレッシュ動作を所定の周期で自
律的に実行するためのセルフリフレッシュモードを有す
るダイナミック型ＲＡＭがあり、このようなダイナミッ
ク型ＲＡＭを基本に構成されるメモリボードがある。

【０００３】セルフリフレッシュモードを有するダイナ
ミック型ＲＡＭ（擬似スタティック型ＲＡＭ）について
は、例えば、特開平２−２４６０８８号公報等に記載さ
れている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、セルフリフレッシュモードを有しかつ
このセルフリフレッシュモードによるリフレッシュ動作
が実行中であることを表示するためのビジー信号を出力
するダイナミック型ＲＡＭを開発し、このようなダイナ
ミック型ＲＡＭ（ｍ＋１）×（ｎ＋１）個を基本に構成
されるメモリボードを開発した。このメモリボードにお
いて、ダイナミック型ＲＡＭつまりランダムアクセスメ
モリＲＡＭ００〜ＲＡＭｍｎは、ビジー信号が出力され
る外部端子ＢＳＹＢを備え、この外部端子ＢＳＹＢは、
メモリボード内において結線論理和（ワイヤドＯＲ）結
合される。メモリボードのメモリ制御回路は、このビジ
ー信号ＢＳＹＢによってランダムアクセスメモリＲＡＭ
００〜ＲＡＭｍｎのいずれかがリフレッシュ動作中であ
ることを識別し、リフレッシュ動作が終了するまでこれ
らのランダムアクセスメモリに対するアクセスを待ち合
わせる。

【０００５】ところが、ダイナミック型ＲＡＭの大容量
化が進みメモリボードの大規模化が進むにしたがって、
上記ダイナミック型ＲＡＭ及びメモリボードには次のよ
うな問題点が生じることが本願発明者等によって明らか
となった。すなわち、上記ダイナミック型ＲＡＭにおい
て、セルフリフレッシュモードによるリフレッシュ動作
は、各ダイナミック型ＲＡＭのメモリアレイを構成する
メモリセルの情報保持特性に応じて任意の周期で起動さ
れる。また、各ダイナミック型ＲＡＭの外部端子ＢＳＹ
Ｂには、リフレッシュ動作が開始されその内部制御信号
ＳＲがハイレベルとされたのを受けて無条件にロウレベ
ルのビジー信号が出力され、メモリボードのビジー信号
ＢＳＹＢは、図５に示されるように、ランダムアクセス
メモリＲＡＭ００〜ＲＡＭｍｎのいずれかにおいてセル
フリフレッシュモードによるリフレッシュ動作が行われ
ているときロウレベルとされる。このため、例えばラン
ダムアクセスメモリＲＡＭ００に対する通常動作の起動
が、関係のないランダムアクセスメモリＲＡＭ０１〜Ｒ
ＡＭｍｎのリフレッシュ動作によって待ち合わせを受け
る確率が高くなる。この結果、メモリボードのアクセス
効率が低下し、メモリボードを含むコンピュータシステ
ム等の処理能力が低下する。

【０００６】この発明の目的は、リフレッシュ動作中で
あることを表示するためのビジー信号を必要に応じて選
択的に出力しうるダイナミック型ＲＡＭ等の半導体記憶
装置を提供することにある。この発明の他の目的は、ダ
イナミック型ＲＡＭを基本に構成されるメモリボード等
のアクセス効率を高め、メモリボードを含むコンピュー
タシステム等の処理能力を高めることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ダイナミック型メモリセルが
格子状に配置されてなるメモリアレイを具備しかつ所定
の周期でリフレッシュ動作を自律的に行うためのセルフ
リフレッシュモードを有するダイナミック型ＲＡＭ等に
おいて、リフレッシュ動作中であることを表示するビジ
ー信号を、所定の起動制御信号による通常動作の起動が
行われたときにのみ出力する。

【０００９】

【作用】上記手段によれば、アクセス対象となるダイナ
ミック型ＲＡＭがリフレッシュ動作中であったときに限
ってビジー信号を出力できるため、ダイナミック型ＲＡ
Ｍに対する通常動作のための起動が対象外のダイナミッ
ク型ＲＡＭのリフレッシュ動作によって待ち合わせを受
けることがなくなる。この結果、ダイナミック型ＲＡＭ
を基本に構成されるメモリボード等のアクセス効率を高
め、メモリボードを含むコンピュータシステム等の処理
能力を高めることができる。

【００１０】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭつまりランダムアクセスメモリＲＡＭ００の
一実施例のブロック図が示されている。また、図２に
は、図１のランダムアクセスメモリＲＡＭ００に含まれ
るタイミング発生回路ＴＧの一実施例の部分的なブロッ
ク図が示されている。これらの図をもとに、まずこの実
施例のランダムアクセスメモリＲＡＭ００の構成及び動
作ならびにその特徴について説明する。なお、図２の各
回路素子ならびに図１の各ブロックを構成する回路素子
は、特に制限されないが、公知の半導体集積回路の製造
技術により、単結晶シリコンのような１個の半導体基板
上に形成される。また、図２において、そのチャンネル
（バックゲート）部に矢印が付されるＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）はＰチャンネル型であって、矢印の
付されないＮチャンネルＭＯＳＦＥＴと区別して示され
る。

【００１１】図１において、ランダムアクセスメモリＲ
ＡＭ００は、特に制限されないが、半導体基板面の大半
を占めて配置されるメモリアレイＭＡＲＹをその基本構
成要素とする。メモリアレイＭＡＲＹは、同図の垂直方
向に平行して配置される複数のワード線と、水平方向に
平行して配置される複数の相補ビット線ならびにこれら
のワード線及び相補ビット線の交点に格子状に配置され
る多数のダイナミック型メモリセルとを含む。これらの
ダイナミック型メモリセルはそれぞれ固有の情報保持特
性を有し、その保持データは、メモリセルの情報保持特
性に応じた所定の周期でリフレッシュされる必要があ
る。このため、ランダムアクセスメモリＲＡＭ００は、
自律的にリフレッシュを行うためのセルフリフレッシュ
モードを有し、セルフリフレッシュモードによるリフレ
ッシュ動作を所定の周期で起動するためのリフレッシュ
タイマー回路ＴＭと、リフレッシュ動作の対象となるワ
ード線を順次指定するためのリフレッシュカウンタＲＦ
Ｃとを備える。

【００１２】メモリアレイＭＡＲＹを構成するワード線
は、ＸアドレスデコーダＸＤに結合され、択一的に選択
状態とされる。ＸアドレスデコーダＸＤには、Ｘアドレ
スバッファＸＢからｉ＋１ビットの内部アドレス信号Ｘ
０〜Ｘｉが供給され、タイミング発生回路ＴＧから内部
制御信号ＸＧが供給される。ＸアドレスバッファＸＢに
は、アドレスマルチプレックサＭＸからｉ＋１ビットの
ロウアドレス信号が供給される。また、アドレスマルチ
プレックサＭＸには、アドレス入力端子ＡＸ０〜ＡＸｉ
を介してＸアドレス信号ＡＸ０〜ＡＸｉが供給され、リ
フレッシュカウンタＲＦＣからリフレッシュアドレス信
号Ｒ０〜Ｒｉが供給されるとともに、タイミング発生回
路ＴＧから内部制御信号ＳＲが供給される。リフレッシ
ュカウンタＲＦＣには、タイミング発生回路ＴＧから内
部制御信号ＳＲ及びＲＣが供給される。ここで、内部制
御信号ＸＧは、ランダムアクセスメモリＲＡＭ００が通
常の動作モード又はセルフリフレッシュモードで選択状
態とされるとき、所定のタイミングでハイレベルとされ
る。また、内部制御信号ＳＲは、ランダムアクセスメモ
リＲＡＭ００がセルフリフレッシュモードで選択状態と
されるときハイレベルとされ、内部制御信号ＲＣは、セ
ルフリフレッシュモードによるリフレッシュ動作が開始
される直前に一時的にハイレベルとされる。

【００１３】リフレッシュカウンタＲＦＣは、ランダム
アクセスメモリＲＡＭ００がセルフリフレッシュモード
とされ内部制御信号ＳＲがハイレベルとされるとき、内
部制御信号ＲＣに従ってリフレッシュアドレス信号Ｒ０
〜Ｒｉを順次形成し、アドレスマルチプレックサＭＸに
供給する。アドレスマルチプレックサＭＸは、ランダム
アクセスメモリＲＡＭ００が通常の動作モードで選択状
態とされ内部制御信号ＳＲがロウレベルとされるとき、
アドレス入力端子ＡＸ０〜ＡＸｉを介して供給されるＸ
アドレス信号ＡＸ０〜ＡＸｉをロウアドレス信号として
選択し、ＸアドレスバッファＸＢに伝達する。また、ラ
ンダムアクセスメモリＲＡＭ００がセルフリフレッシュ
モードとされ内部制御信号ＳＲがハイレベルとされると
き、リフレッシュカウンタＲＦＣから供給されるリフレ
ッシュアドレス信号Ｒ０〜Ｒｉをロウアドレス信号とし
て選択し、ＸアドレスバッファＸＢに伝達する。

【００１４】ＸアドレスバッファＸＢは、アドレスマル
チプレックサＭＸからロウアドレス信号として伝達され
るＸアドレス信号ＡＸ０〜ＡＸｉあるいはリフレッシュ
アドレス信号Ｒ０〜Ｒｉを図示されない内部制御信号Ｘ
Ｌに従って取り込み、保持するとともに、これらのアド
レス信号をもとに内部アドレス信号Ｘ０〜Ｘｉを形成
し、ＸアドレスデコーダＸＤに供給する。なお、内部ア
ドレス信号Ｘ０〜Ｘｉはアドレス遷移検出回路ＡＴにも
供給される。

【００１５】ＸアドレスデコーダＸＤは、内部制御信号
ＸＧのハイレベルを受けて選択的に動作状態とされ、Ｘ
アドレスバッファＸＢから供給される内部アドレス信号
Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡＲＹの対
応するワード線を択一的にハイレベルの選択状態とす
る。

【００１６】次に、メモリアレイＭＡＲＹを構成する相
補ビットは、センスアンプＳＡの対応する単位回路に結
合され、さらにこのセンスアンプＳＡを介して８組ずつ
選択的に相補共通データ線ＣＤ０＊〜ＣＤ７＊（ここ
で、例えば非反転共通データ線ＣＤＴと反転共通データ
線ＣＤＢとをあわせて相補共通データ線ＣＤ＊のように
＊を付して表す。また、それが有効とされるとき選択的
にハイレベルといわゆる非反転信号等については、その
名称の末尾にＴを付して表し、それが有効とされるとき
選択的にロウレベルとされるいわゆる反転信号等につい
ては、その名称の末尾にＢを付して表す。以下同様）に
接続される。

【００１７】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる複数の単位回
路を備え、これらの単位回路のそれぞれは、一対のＣＭ
ＯＳインバータが交差結合されてなる単位増幅回路と、
各単位増幅回路の非反転及び反転入出力ノードと相補共
通データ線ＣＤ０＊〜ＣＤ７＊との間に設けられる一対
のスイッチＭＯＳＦＥＴとを含む。各単位増幅回路に
は、内部制御信号ＰＡに従って選択的にオン状態とされ
る一対の駆動ＭＯＳＦＥＴを介して、動作電源となる回
路の電源電圧及び接地電位が選択的に供給される。ま
た、各対のスイッチＭＯＳＦＥＴのゲートは順次８対ず
つ共通結合され、ＹアドレスデコーダＹＤから対応する
ビット線選択信号がそれぞれ共通に供給される。

【００１８】これにより、センスアンプＳＡの各単位増
幅回路は、内部制御信号ＰＡがハイレベルとされること
で選択的にかつ一斉に動作状態とされ、メモリアレイＭ
ＡＲＹの選択されたワード線に結合される複数のメモリ
セルから対応する相補ビット線を介して出力される微小
読み出し信号を増幅して、ハイレベル又はロウレベルの
２値読み出し信号とする。一方、センスアンプＳＡの各
スイッチＭＯＳＦＥＴ対は、対応するビット線選択信号
がハイレベルとされることで８対ずつ選択的にオン状態
となり、メモリアレイＭＡＲＹの対応する８組の相補ビ
ット線と相補共通データ線ＣＤ０＊〜ＣＤ７＊とを選択
的に接続状態とする。なお、センスアンプＳＡの各単位
増幅回路によって増幅された２値読み出し信号は、ラン
ダムアクセスメモリＲＡＭ００が通常の読み出しモード
とされるとき、相補共通データ線ＣＤ０＊〜ＣＤ７＊か
らデータ入出力回路ＩＯならびにデータ入出力端子Ｄ０
〜Ｄ７を介して８ビットずつ選択的に出力される。ま
た、ランダムアクセスメモリＲＡＭ００がセルフリフレ
ッシュモードとされるとき、選択されたワード線に結合
される複数のメモリセルに一斉に再書き込みされ、これ
によってこれらのメモリセルのリフレッシュ動作がワー
ド線単位で実行される。

【００１９】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｊが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＧが供給される。また、ＹアドレスバッファＹ
Ｂには、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹア
ドレス信号ＡＹ０〜ＡＹｊが供給され、タイミング発生
回路ＴＧから図示されない内部制御信号ＹＬが供給され
る。

【００２０】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを内部制御信号ＹＬに従って取り込み、
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙｊを形成して、Ｙアドレスデコ
ーダＹＤに供給する。なお、内部アドレス信号Ｙ０〜Ｙ
ｊはアドレス遷移検出回路ＡＴにも供給される。

【００２１】ＹアドレスデコーダＹＤは、内部制御信号
ＹＧのハイレベルを受けて選択的に動作状態とされ、Ｙ
アドレスバッファＹＢから供給される内部アドレス信号
Ｙ０〜Ｙｊをデコードし、対応するビット線選択信号を
択一的にハイレベルとする。これらのビット線選択信号
は、前述のように、センスアンプＳＡの対応する８対の
スイッチＭＯＳＦＥＴのゲートにそれぞれ共通に供給さ
れる。

【００２２】アドレス遷移検出回路ＡＴは、Ｘアドレス
バッファＸＢから出力される内部アドレス信号Ｘ０〜Ｘ
ｉとＹアドレスバッファＹＢから出力される内部アドレ
ス信号Ｙ０〜Ｙｊをモニタし、これらの内部アドレス信
号のレベル変化を検出して、その出力信号ＴＤを一時的
にハイレベルとする。アドレス遷移検出回路ＡＴの出力
信号ＴＤはタイミング発生回路ＴＧに供給され、例えば
スタティックカラムモード等における連続起動信号とし
て用いられる。

【００２３】相補共通データ線ＣＤ０＊〜ＣＤ７＊は、
データ入出力回路ＩＯの対応する単位回路に結合され
る。データ入出力回路ＩＯは、相補共通データ線ＣＤ０
＊〜ＣＤ７＊に対応して設けられる８個の単位回路を備
え、これらの単位回路は、ライトアンプ及びメインアン
プならびにデータ入力バッファ及びデータ出力バッファ
をそれぞれ含む。このうち、各データ入力バッファの入
力端子は対応するデータ入出力端子Ｄ０〜Ｄ７に結合さ
れ、その出力端子は、対応するライトアンプの入力端子
に結合される。各ライトアンプの出力端子は、対応する
相補共通データ線ＣＤ０＊〜ＣＤ７＊に結合される。一
方、各メインアンプの入力端子は、対応する相補共通デ
ータ線ＣＤ０＊〜ＣＤ７＊に結合され、その出力端子
は、対応するデータ出力バッファの入力端子に結合され
る。各データ出力バッファの出力端子は、対応するデー
タ入出力端子Ｄ０〜Ｄ７に結合される。

【００２４】データ入出力回路ＩＯの各単位回路のデー
タ入力バッファは、ランダムアクセスメモリＲＡＭ００
が通常の書き込みモードとされるとき、対応するデータ
入出力端子Ｄ０〜Ｄ７を介して供給される書き込みデー
タを取り込み、対応するライトアンプに伝達する。これ
らの書き込みデータは、各ライトアンプによって所定の
相補書き込み信号とされ、対応する相補共通データ線Ｃ
Ｄ０＊〜ＣＤ７＊を介してメモリアレイＭＡＲＹの選択
された８個のメモリセルに書き込まれる。

【００２５】一方、データ入出力回路ＩＯの各単位回路
のメインアンプは、ランダムアクセスメモリＲＡＭ００
が通常の読み出しモードとされるとき、メモリアレイＭ
ＡＲＹの選択された８個のメモリセルから対応する相補
共通データ線ＣＤ０＊〜ＣＤ７＊を介して出力される読
み出し信号をさらに増幅し、対応するデータ出力バッフ
ァに伝達する。これらの読み出し信号は、各データ出力
バッファから対応するデータ入出力端子Ｄ０〜Ｄ７を介
して外部に送出される。

【００２６】ランダムアクセスメモリＲＡＭ００は、さ
らに、所定の周期でセルフリフレッシュモードによるリ
フレッシュ動作を起動するためのリフレッシュタイマー
回路ＴＭを備える。このリフレッシュタイマー回路ＴＭ
は、メモリアレイＭＡＲＹを構成するダイナミック型メ
モリセルの情報保持特性に応じた所定の周期で、その出
力信号ＲＦを繰り返しハイレベルとする。リフレッシュ
タイマー回路ＴＭの出力信号ＲＦはタイミング発生回路
ＴＧに供給され、セルフリフレッシュモードによるリフ
レッシュ動作の起動信号として用いられる。

【００２７】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップ選択信号ＣＳＢ及びラ
イトイネーブル信号ＷＥＢと、アドレス遷移検出回路Ａ
Ｔの出力信号ＴＤならびにリフレッシュタイマー回路Ｔ
Ｍの出力信号ＲＦとをもとに上記各種の内部制御信号を
選択的に形成して、ランダムアクセスメモリＲＡＭ００
の各部に供給する。この実施例において、ランダムアク
セスメモリＲＡＭ００は、セルフリフレッシュモードに
よるリフレッシュ動作が実行中であることを表示するた
めの外部端子ＢＳＹＢを備え、タイミング発生回路ＴＧ
は、セルフリフレッシュモードによるリフレッシュ動作
が行われ内部制御信号ＳＲがハイレベルとされる間に所
定の起動制御信号つまりチップ選択信号ＣＳＢがロウレ
ベルつまりその有効レベルとされるとき、上記外部端子
ＢＳＹＢを介してロウレベルのビジー信号ＢＳＹＢを選
択的に出力する機能をあわせ持つ。

【００２８】ここで、タイミング発生回路ＴＧは、図２
に示されるように、一対のナンド（ＮＡＮＤ）ゲートＮ
ＡＧ１及びＮＡＧ２が交差結合されてなるラッチ回路Ｌ
Ｔを含む。このラッチ回路ＬＴの反転セット入力端子
は、ナンドゲートＮＡＧ１の出力端子に結合され、その
反転リセット入力端子には、タイミング発生回路ＴＧの
図示されない後段回路から反転内部信号ＲＳＴＢが供給
される。また、ラッチ回路ＬＴの非反転出力信号ＳＲ
は、前記内部制御信号ＳＲとしてアドレスマルチプレッ
クサＭＸ及びリフレッシュカウンタＲＦＣに供給される
とともに、タイミング発生回路ＴＧのオア（ＯＲ）ゲー
トＯＧ１及びアンド（ＡＮＤ）ゲートＡＧ３の一方の入
力端子に供給され、その反転出力信号ＳＲＢは、アンド
ゲートＡＧ１の一方の入力端子に供給される。ナンドゲ
ートＮＡＧ１の一方の入力端子には、リフレッシュタイ
マー回路ＴＭの出力信号ＲＦが供給され、その他方の入
力端子には、インバータＮ１及びＮ２を経たチップ選択
信号ＣＳＢつまり反転内部信号Ｃ１Ｂが供給される。こ
こで、反転内部信号ＲＳＴＢは、セルフリフレッシュモ
ードによるリフレッシュ動作が終了した時点で一時的に
ハイレベルとされる。また、反転内部信号Ｃ１Ｂが、チ
ップ選択信号ＣＳＢと同相でハイレベル又はロウレベル
とされることは言うまでもない。

【００２９】これにより、ラッチ回路ＬＴは、その反転
セット入力信号つまりナンドゲートＮＡＧ１の出力信号
がロウレベルとされることで、言い換えるならばチップ
選択信号ＣＳＢつまり反転内部信号Ｃ１Ｂがハイレベル
とされランダムアクセスメモリＲＡＭ００が非選択状態
とされるときリフレッシュタイマー回路ＴＭの出力信号
ＲＦがハイレベルとされることで選択的にセット状態と
され、その反転リセット入力信号つまり反転内部信号Ｒ
ＳＴＢがロウレベルとされることで、言い換えるならば
セルフリフレッシュモードによるリフレッシュ動作が終
了した時点で選択的にリセット状態とされる。ラッチ回
路ＬＴがセット状態とされるとき、その非反転出力信号
ＳＲはハイレベルとされ、その反転出力信号ＳＲＢはロ
ウレベルとされる。また、ラッチ回路ＬＴがリセット状
態とされるとき、その非反転出力信号ＳＲはロウレベル
とされ、その反転出力信号ＳＲＢはハイレベルとされ
る。さらに、ラッチ回路ＬＴの非反転出力信号ＳＲつま
り内部制御信号ＳＲがハイレベルとされるとき、ランダ
ムアクセスメモリＲＡＭ００は、前述のように、セルフ
リフレッシュモードによるリフレッシュ動作を開始す
る。

【００３０】このように、ラッチ回路ＬＴが反転内部信
号Ｃ１Ｂつまりチップ選択信号ＣＳＢとリフレッシュタ
イマー回路ＴＭの出力信号ＲＦとの論理積信号に従って
選択的にセット状態とされることで、起動制御信号つま
りチップ選択信号ＣＳＢによる通常動作の起動がリフレ
ッシュタイマー回路ＴＭによるリフレッシュ動作の起動
に優先して受理されるものとなる。

【００３１】その一方の入力端子にラッチ回路ＬＴの反
転出力信号ＳＲＢを受けるアンドゲートＡＧ１の他方の
入力端子には、チップ選択信号ＣＳＢのインバータＮ１
による反転信号つまり非反転内部信号Ｃ１Ｔが供給され
る。このアンドゲートＡＧ１の出力信号は、その一方の
入力端子にラッチ回路ＬＴの非反転出力信号ＳＲを受け
るオアゲートＯＧ１の他方の入力端子に供給され、オア
ゲートＯＧ１の出力信号は、その一方の入力端子に反転
内部信号ＳＴＤＢを受けるアンドゲートＡＧ２の他方の
入力端子に供給される。アンドゲートＡＧ２の出力信号
は、起動内部信号ＳＴとして図示されない後段回路に供
給される。なお、起動内部信号ＳＴは、通常の書き込み
又は読み出し動作あるいはリフレッシュ動作を開始する
ための起動信号として用いられ、反転内部信号ＳＴＤＢ
は、起動内部信号ＳＴがハイレベルとされてから所定時
間が経過した時点でロウレベルとされる。

【００３２】これらのことから、起動内部信号ＳＴは、
ラッチ回路ＬＴの非反転出力信号ＳＲがハイレベルとさ
れるとき、あるいはアンドゲートＡＧ１の出力信号がハ
イレベルとされるとき、すなわちラッチ回路ＬＴの反転
出力信号ＳＲＢがハイレベルとされかつ非反転内部信号
Ｃ１Ｔがハイレベルとされるとき、言い換えるならばセ
ルフリフレッシュモードによるリフレッシュ動作が行わ
れていない間にチップ選択信号ＣＳＢがロウレベルとさ
れるとき、反転内部信号ＳＴＤＢがハイレベルであるこ
とを条件に選択的にハイレベルとされる。ランダムアク
セスメモリＲＡＭ００の後段回路では、起動内部信号Ｓ
Ｔのハイレベルを受けてワード線の選択動作が開始さ
れ、所定の書き込み又は読み出し動作あるいはリフレッ
シュ動作が開始される。そして、リフレッシュ動作が終
了した時点で反転内部信号ＲＳＴＢがロウレベルとさ
れ、ラッチ回路ＬＴがリセット状態とされる。

【００３３】この実施例のタイミング発生回路ＴＧは、
さらに、外部端子ＢＳＹＢと回路の接地電位との間に設
けられるＮチャンネルＭＯＳＦＥＴＱ１を含む。このＭ
ＯＳＦＥＴＱ１のゲートには、その一方の入力端子にラ
ッチ回路ＬＴの非反転出力信号ＳＲを受けその他方の入
力端子に非反転内部信号Ｃ１Ｔを受けるアンドゲートＡ
Ｇ３の出力信号が供給される。これにより、ＭＯＳＦＥ
ＴＱ１は、アンドゲートＡＧ３の出力信号がハイレベル
とされるとき、すなわちラッチ回路ＬＴの出力信号ＳＲ
がハイレベルとされかつ非反転内部信号Ｃ１Ｔがハイレ
ベルとされるとき、言い換えるならばセルフリフレッシ
ュモードによるリフレッシュ動作が行われている間にチ
ップ選択信号ＣＳＢによる通常動作の起動がかかったと
き選択的にオン状態となり、外部端子ＢＳＹＢに回路の
接地電位つまりロウレベルのビジー信号ＢＳＹＢを出力
する。

【００３４】以上の結果、チップ選択信号ＣＳＢによる
通常動作の起動とリフレッシュタイマー回路ＴＭによる
リフレッシュ動作の起動とが同時にかかった場合、ある
いはチップ選択信号ＣＳＢによる通常動作が行われてい
る間にリフレッシュタイマー回路ＴＭによるリフレッシ
ュ動作の起動がかかった場合、ナンドゲートＮＡＧ１に
よってチップ選択信号ＣＳＢによる通常動作の起動が優
先的に受理され、リフレッシュ動作の起動は待ち合わせ
を受ける。このとき、リフレッシュタイマー回路ＴＭの
出力信号ＲＦは、リフレッシュ動作の起動が受理され内
部制御信号ＳＲがハイレベルとされるまでの間、ハイレ
ベルのままとされる。一方、リフレッシュ動作が開始さ
れた後にチップ選択信号ＣＳＢによる通常動作の起動が
かかった場合には、アンドゲートＡＧ１によってチップ
選択信号ＣＳＢによる通常動作の起動が待ち合わせを受
け、リフレッシュ動作はそのまま継続される。このと
き、外部端子ＢＳＹＢにはロウレベルのビジー信号ＢＳ
ＹＢが出力され、これによって前段のメモリ制御回路Ｍ
ＣＴＬ等はアクセスしようとしたランダムアクセスメモ
リＲＡＭ００がリフレッシュ動作中であることを認識す
る。

【００３５】図３には、図１のダイナミック型ＲＡＭを
含むメモリボードＭＢの一実施例のブロック図が示さ
れ、図４には、その一実施例の信号波形図が示されてい
る。これらの図をもとに、この実施例のダイナミック型
ＲＡＭを基本構成とするメモリボードＭＢの構成及び動
作ならびにその特徴について説明する。

【００３６】図３において、この実施例のメモリボード
ＭＢは、所定のプリント配線基板上に格子状に実装され
た（ｍ＋１）×（ｎ＋１）個のランダムアクセスメモリ
ＲＡＭ００〜ＲＡＭｍｎと、これらのランダムアクセス
メモリに共通に設けられるメモリ制御回路ＭＣＴＬとを
含む。このうち、メモリ制御回路ＭＣＴＬは、図示され
ないホストコンピュータ等のデータバスＤＢＵＳ及びア
ドレスバスＡＢＵＳに結合され、さらにアドレスストロ
ーブ信号ＡＳＢ，リードライト信号Ｒ／ＷＢ及びビジー
信号ＢＳＹＢを含むコントロールバスに結合される。一
方、メモリ制御回路ＭＣＴＬは、メモリボードＭＢ内の
データバスＤ０〜Ｄ７を介してランダムアクセスメモリ
ＲＡＭ００〜ＲＡＭｍｎのデータ入出力端子Ｄ０〜Ｄ７
に共通結合されるとともに、ＸアドレスバスＡＸ０〜Ａ
ＸｉならびにＹアドレスバスＡＹ０〜ＡＹｊを介してこ
れらのランダムアクセスメモリのアドレス入力端子ＡＸ
０〜ＡＸｉならびにＡＹ０〜ＡＹｊに共通結合される。
また、メモリ制御回路ＭＣＴＬは、チップ選択信号線Ｃ
Ｓ００Ｂ〜ＣＳｍｎＢを介してランダムアクセスメモリ
ＲＡＭ００〜ＲＡＭｍｎのチップ選択信号入力端子ＣＳ
Ｂにそれぞれ結合され、ライトイネーブル信号線ＷＥＢ
を介してこれらのランダムアクセスメモリのライトイネ
ーブル信号入力端子ＷＥＢに共通結合される。

【００３７】メモリ制御回路ＭＣＴＬは、アドレススト
ローブ信号ＡＳＢのロウレベルを受けてホストコンピュ
ータからアドレスバスＡＢＵＳを介して出力されるアド
レス信号を取り込み、保持する。そして、これらのアド
レス信号の一部をＸアドレス信号ＡＸ０〜ＡＸｉならび
にＹアドレス信号ＡＹ０〜ＡＹｊとしてランダムアクセ
スメモリＲＡＭ００〜ＲＡＭｍｎに伝達するとともに、
他の一部をデコードしてチップ選択信号ＣＳ００Ｂ〜Ｃ
ＳｍｎＢを択一的にロウレベルとし、対応するランダム
アクセスメモリＲＡＭ００〜ＲＡＭｍｎを起動する。一
方、メモリ制御回路ＭＣＴＬは、リードライト信号Ｒ／
ＷＢをもとにメモリの動作モードを決定する。そして、
書き込みモードの場合には、ホストコンピュータからデ
ータバスＤＢＵＳを介して出力される書き込みデータを
メモリボード内のデータバスＤ０〜Ｄ７を介してランダ
ムアクセスメモリＲＡＭ００〜ＲＡＭｍｎに伝達し、読
み出しモードの場合には、ランダムアクセスメモリＲＡ
Ｍ００〜ＲＡＭｍｎからメモリボード内のデータバスＤ
０〜Ｄ７を介して出力される読み出しデータをデータバ
スＤＢＵＳを介してホストコンピュータに伝達する。

【００３８】メモリ制御回路ＭＣＴＬは、さらに、ビジ
ー信号線ＢＳＹＢを介してランダムアクセスメモリＲＡ
Ｍ００〜ＲＡＭｍｎの外部端子ＢＳＹＢに共通結合され
る。このビジー信号線ＢＳＹＢと電源電圧ＶＣＣとの間
には、所定のプルアップ抵抗Ｒ１が設けられる。前述の
ように、外部端子ＢＳＹＢは、ランダムアクセスメモリ
ＲＡＭ００〜ＲＡＭｍｎのタイミング発生回路ＴＧ内に
おいて対応するＭＯＳＦＥＴＱ１を介して回路の接地電
位に結合され、各ランダムアクセスメモリがセルフリフ
レッシュモードによるリフレッシュ動作を実行中である
ときチップ選択信号ＣＳＢによる通常動作の起動が行わ
れたことを条件に選択的にロウレベルとされる。この結
果、ランダムアクセスメモリＲＡＭ００〜ＲＡＭｍｎの
外部端子ＢＳＹＢは、ビジー信号線ＢＳＹＢを介して結
線論理和結合される形となり、ビジー信号線ＢＳＹＢ
は、図４に例示されるように、例えばランダムアクセス
メモリＲＡＭ００がセルフリフレッシュモードによるリ
フレッシュ動作を実行しその内部制御信号ＳＲがハイレ
ベルとされる間に、対応するチップ選択信号ＣＳ００Ｂ
がロウレベルとされこのランダムアクセスメモリＲＡＭ
００がアクセス対象として選択された場合に限ってロウ
レベルとされる。

【００３９】ビジー信号ＢＳＹＢがロウレベルとされる
とき、メモリ制御回路ＭＣＴＬはホストコンピュータに
対するビジー信号ＢＳＹＢをロウレベルとする。このと
き、ホストコンピュータは、ビジー信号ＢＳＹＢのロウ
レベルを受けてアクセス対象となるランダムアクセスメ
モリＲＡＭ００等がリフレッシュ動作中であることを認
識し、いわゆるホルト状態となって、ビジー信号ＢＳＹ
Ｂがハイレベルに戻されるまでメモリアクセスサイクル
をそのまま待ち合わせる。

【００４０】以上のように、この実施例のメモリボード
ＭＢは、多数のランダムアクセスメモリＲＡＭ００〜Ｒ
ＡＭｍｎを搭載するにもかかわらず、アクセス対象とな
るランダムアクセスメモリＲＡＭ００等に対する通常動
作の起動は、アクセス対象であるランダムアクセスメモ
リＲＡＭ００自身がセルフリフレッシュモードによるリ
フレッシュ動作を実行中である場合に限って受理され
ず、言い換えるならばアクセス対象ではない他のランダ
ムアクセスメモリＲＡＭ０１〜ＲＡＭｍｎのリフレッシ
ュ動作の影響を受けることなく受理される。この結果、
メモリボードＭＢとしてのアクセス効率が高められ、こ
れによってメモリボードＭＢを含むコンピュータシステ
ム等の処理能力が高められるものとなる。

【００４１】以上の本実施例に示されるように、この発
明をセルフリフレッシュモードを有するダイナミック型
ＲＡＭ等の半導体記憶装置ならびにこのような半導体記
憶装置を基本に構成されるメモリボード等に適用するこ
とで、次のような作用効果が得られる。すなわち、 （１）ダイナミック型メモリセルが格子状に配置されて
なるメモリアレイを具備しかつ所定の周期でリフレッシ
ュ動作を自律的に行うためのセルフリフレッシュモード
を有するダイナミック型ＲＡＭ等において、リフレッシ
ュ動作中であることを表示するビジー信号を、所定の起
動制御信号による通常動作の起動が行われたときにのみ
出力することで、アクセス対象となるダイナミック型Ｒ
ＡＭがリフレッシュ動作中であったときに限ってビジー
信号を出力することができるという効果が得られる。

【００４２】（２）上記（１）項により、アクセス対象
となるダイナミック型ＲＡＭに対する通常動作の起動
が、対象外のダイナミック型ＲＡＭのリフレッシュ動作
によって待ち合わせを受けることがなくなるという効果
が得られる。 （３）上記（１）項及び（２）項により、ダイナミック
型ＲＡＭを基本構成とするメモリボード等のアクセス効
率を高めることができるという効果が得られる。 （４）上記（１）項〜（３）項により、メモリボードを
含むコンピュータシステム等の処理能力を高めることが
できるという効果が得られる。

【００４３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭつまりランダ
ムアクセスメモリＲＡＭ００等は、×１ビット又は×１
６ビットのような任意のビット構成を採ることができる
し、Ｘアドレス信号ＡＸ０〜ＡＸｉならびにＹアドレス
信号ＡＹ０〜ＡＹｊが共通のアドレス入力端子から時分
割的に供給されるいわゆるアドレスマルチプレックス方
式を採ることもできる。また、メモリアレイＭＡＲＹ
は、複数のサブメモリアレイに分割できるし、いわゆる
シェアドセンス方式を採ることもできる。起動制御信号
となるチップ選択信号ＣＳＢは、例えばロウアドレスス
トローブ信号ＲＡＳＢ及びカラムアドレスストローブ信
号ＣＡＳＢ等に置き換えることができるし、リフレッシ
ュ動作中であることを表示するビジー信号も、その名称
にはこだわらない。ダイナミック型ＲＡＭは、アドレス
遷移検出回路ＡＴを備えることを必須条件とはしない
し、そのブロック構成はこの実施例による制約を受けな
い。

【００４４】図２において、タイミング発生回路ＴＧの
持つリフレッシュ制御機能は、リフレッシュカウンタＲ
ＦＣに移行してもよい。また、ビジー信号ＢＳＹＢは、
アンドゲートＡＧ４の出力信号をインバータ等によって
反転して出力してもよいし、アンドゲートＡＧ４の出力
信号を反転せずにそのまま出力してもよい。タイミング
発生回路ＴＧの具体的な構成や各内部制御信号及び内部
信号のレベル等は、同一の論理条件を満たす限りにおい
て種々の実施形態を採りうる。

【００４５】図３において、メモリ制御回路ＭＣＴＬか
らホストコンピュータ等に返送されるビジー信号ＢＳＹ
Ｂは、例えばデータ転送確認信号ＤＴＡＣＫＢに置き換
えてもよい。また、ビジー信号ＢＳＹＢがロウレベルと
された場合のホストコンピュータ等の待ち合わせ処理
は、いわゆるリトライによる再起動でも構わない。メモ
リボードＭＢ内におけるビジー信号ＢＳＹＢの結線論理
和結合は、例えばナンドゲート等による回路的な負論理
和結合に置き換えてもよい。メモリボードＭＢのバス構
成やブロック構成は、この実施例による制約を受けな
い。

【００４６】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭならびにこれを基本に構成されるメモ
リボードに適用した場合について説明したが、それに限
定されるものではなく、例えば、ダイナミック型ＲＡＭ
を基本構成とする各種のメモリ集積回路やこのようなメ
モリ集積回路を基本構成とするメモリボード等にも適用
できる。この発明は、少なくともセルフリフレッシュモ
ードを有する半導体記憶装置ならびにこのような半導体
記憶装置を含むシステムに広く適用できる。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型メモリセル
が格子状に配置されてなるメモリアレイを具備しかつ所
定の周期でリフレッシュ動作を自律的に行うためのセル
フリフレッシュモードを有するダイナミック型ＲＡＭ等
において、リフレッシュ動作中であることを表示するビ
ジー信号を、所定の起動制御信号による通常動作の起動
が行われたときにのみ出力することで、アクセス対象と
なるダイナミック型ＲＡＭがリフレッシュ動作中であっ
たときに限ってビジー信号を出力できるため、ダイナミ
ック型ＲＡＭに対する通常動作のための起動が対象外の
ダイナミック型ＲＡＭのリフレッシュ動作によって待ち
合わせを受けることがなくなる。この結果、ダイナミッ
ク型ＲＡＭを基本に構成されるメモリボード等のアクセ
ス効率を高め、メモリボードを含むコンピュータシステ
ム等の処理能力を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるタイミ
ング発生回路の一実施例を示す部分的な回路図である。

【図３】図１のダイナミック型ＲＡＭを基本に構成され
るメモリボードの一実施例を示すブロック図である。

【図４】図３のメモリボードの一実施例を示す信号波形
図である。

【図５】この発明に先立って本願発明者等が開発したメ
モリボードの一例を示す信号波形図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアン
プ、ＸＤ・・・Ｘアドレスデコーダ、ＸＢ・・・Ｘアド
レスバッファ、ＭＸ・・・アドレスマルチプレックサ、
ＲＦＣ・・・リフレッシュカウンタ、ＹＤ・・・Ｙアド
レスデコーダ、ＹＢ・・・Ｙアドレスバッファ、ＡＴ・
・・アドレス遷移検出回路、ＩＯ・・・データ入出力回
路、ＴＭ・・・リフレッシュタイマー回路、ＴＧ・・・
タイミング発生回路。 Ｎ１〜Ｎ２・・・インバータ、ＡＧ１〜ＡＧ３・・・ア
ンドゲート、ＯＧ１・・・オアゲート、ＮＡＧ１〜ＮＡ
Ｇ３・・・ナンドゲート、Ｑ１・・・ＮチャンネルＭＯ
ＳＦＥＴ。 ＭＢ・・・メモリボード、ＭＣＴＬ・・・メモリ制御回
路、ＲＡＭ００〜ＲＡ Ｍｍｎ・・・ランダムアクセスメモリ（ダイナミック型
ＲＡＭ）。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定の起動制御信号によって通常動作を
   起動され、かつダイナミック型メモリセルが格子状に配
   置されてなるメモリアレイと、所定の周期で上記ダイナ
   ミック型メモリセルのリフレッシュ動作を起動するリフ
   レッシュタイマー回路と、リフレッシュ動作中に上記起
   動制御信号による通常動作の起動が行われたときにのみ
   リフレッシュ動作中であることを示すビジー信号を出力
   する外部端子とを具備することを特徴とする半導体記憶
   装置。
2. 【請求項２】 上記半導体記憶装置は、所定数個ずつメ
   モリボードに搭載されるものであって、上記メモリボー
   ドに搭載される所定数の上記半導体記憶装置の上記外部
   端子は、直接共通結合され結線論理和形態とされるもの
   であることを特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記起動制御信号による通常動作の起動
   は、上記リフレッシュタイマー回路によるリフレッシュ
   動作の起動に優先して受理されるものであることを特徴
   とする請求項１又は請求項２の半導体記憶装置。
4. 【請求項４】 上記通常動作により待ち合わせを受けた
   上記リフレッシュ動作の起動は、上記通常動作が終了し
   た時点でただちに受理されるものであることを特徴とす
   る請求項１，請求項２又は請求項３の半導体記憶装置。