JPH08138373A

JPH08138373A - 半導体記憶装置

Info

Publication number: JPH08138373A
Application number: JP6295759A
Authority: JP
Inventors: Susumu Sugita; 進杉田; Hiroyuki Sakai; 寛之酒井; Hiroshi Yoshida; 浩吉田; Iori Shiraishi; 伊織白石; Akio Yamagata; 昭夫山縣; Kazuya Nojima; 和也野嶋; Toshiaki Osakabe; 利明越阪部; Kenichi Sawa; 憲一沢
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1994-11-04
Filing date: 1994-11-04
Publication date: 1996-05-31

Abstract

(57)【要約】【目的】本発明の目的は、セルフリフレッシュリセッ
ト時間を短縮するための技術を提供することにある。【構成】セルフリフレッシュ確定信号φＳＲ＊がロー
レベルにアサートされることにより、セルフリフレッシ
ュ対象とされるメモリマット部内ＭＭ１〜ＭＭ４内のロ
ウデコーダが順次選択的に活性化され、また、セルフリ
フレッシュ確定信号がネゲートされることにより、その
ような選択的な活性化が中止されてノーマル動作モード
に移行されるようになっているので、全てのメモリマッ
ト部ＭＭ１〜ＭＭ４のセルフリフレッシュの終了を待つ
こと無しに、セルフリフレッシュのリセットを行うこと
ができ、それによって、セルフリフレッシュのリセット
時間の短縮を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
には、それにおけるセルフリフレッシュ制御技術に関
し、例えば疑似スタティック型・ランダム・アクセス・
メモリ（ＰＳＲＡＭと略記する）を含むデータ処理装置
に適用して有効な技術に関する。

【０００２】

【従来の技術】情報をダイナミックに保持するためのダ
イナミック型メモリセルを有する半導体記憶装置におい
ては、ダイナミック型メモリセルの記憶内容を所定の周
期でリフレッシュするためのセルフリフレッシュ制御が
不可欠となる。セルフリフレッシュは、メモリセルアレ
イにおけるワード線を所定の周期で順次選択駆動するこ
とによって実現される。この場合、微弱なメモリセルデ
ータを増幅するためのセンスアンプが、リフレッシュ用
増幅回路として利用される。つまり、センスアンプで検
出、増幅された信号がメモリセルに再書込みされること
によって、ダイナミック型メモリセルのリフレッシュが
行われる。読出し／書込み動作が行われると、選択され
たワード線に結合されている全てのメモリセルが同時に
リフレッシュされる。

【０００３】尚、セルフリフレッシュについて記載され
た文献の例としては、昭和５９年１１月３０日に株式会
社オーム社から発行された「ＬＳＩハンドブック（第４
８６頁）」がある。

【０００４】

【発明が解決しようとする課題】ところで、ダイナミッ
ク型メモリセルがアレイ状に配列されてメモリセルアレ
イ部が形成され、スタティック型ＲＡＭと同様に、ロー
アドレスとカラムアドレスとを異なる端子から平行して
取込むようにした半導体記憶装置として、疑似スタティ
ック型ＲＡＭ（ＰＳＲＡＭと略記する）がある。そのよ
うなＰＳＲＡＭにおいては、複数のメモリセルアレイ部
を同時に選択してリフレッシュを行うようにしたＱＡＯ
（ＱｕａｄｒｕｐｌｅＡｒｒｅｙＯｐｅｒａｔｉｏ
ｎ）方式がある。この方式によれば、複数のメモリセル
アレイ部を個別的にセルフリフレッシュする場合に比べ
て、周辺回路の動作回数が低減されるので、この周辺回
路で消費される電流を低減することができる。例えば、
４つのメモリセルアレイ部を有する場合を考えてみる
と、メモリセルアレイ部の個別的リフレッシュの場合、
周辺回路は４回動作されるのに対して、ＱＡＯ方式で
は、この４つのメモリセルアレイが同時に選択されるこ
とから、結局、４つのメモリセルアレイのセルフリフレ
ッシュを完了する間の周辺回路の動作は１回となり、周
辺回路で消費される電流を１／４に低減することができ
る。

【０００５】しかしながら、上記ＱＡＯ方式について本
願発明者が検討したところ、図８（ａ）に示されるよう
に、ワード線立上げ信号φｉｊｋのアサートタイミング
に同期して複数のメモリセルアレイのワード線を同時に
選択レベルに駆動し、ピーク電流低減のため、センスア
ンプ起動信号Ｐ１〜Ｐ４のアサートタイミングを互いに
ずらすことにより、各メモリセルアレイに対応するセン
スアンプの動作開始タイミングを遅延させており、全て
のメモリセルのセルフリフレッシュが終了するまでは、
セルフリフレッシュ用タイマのリセットモードに入るこ
とができない。例えば図８（ａ）に示される例では、セ
ンスアンプ起動信号Ｐ４によって動作開始されるセンス
アンプの動作終了が最も遅れ、それが終了するまでは、
セルフリフレッシュタイマのリセットを行うことができ
ない。

【０００６】この結果、図８（ｂ）に示されるように、
セルフリフレッシュ起動信号ＲＦＳＨのネゲートタイミ
ングから、チップイネーブル信号ＣＥ＊（＊はローアク
ティブ又は信号反転を意味する）のネゲートタイミング
までの時間（セルフリフレッシュリセット時間）がどう
しても長くなってしまうことが、本願発明者によって見
いだされた。

【０００７】本発明の目的は、セルフリフレッシュリセ
ット時間を短縮するための技術を提供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、セルフリフレッシュを指示する
ためのセルフリフレッシュ確定信号がアサートされるこ
とにより、セルフリフレッシュ対象とされるメモリマッ
ト部のデコーダを順次選択的に活性化することによっ
て、メモリマット部単位のセルフリフレッシュを可能と
し、上記セルフリフレッシュ確定信号がネゲートされる
ことにより、セルフリフレッシュについての上記デコー
ダの選択的な活性化を中止するためのデコーダ選択回路
を設けて半導体記憶装置を構成するものである。また、
このとき、上記デコーダ選択回路によるデコーダ活性化
に同期して、対応するセンスアンプを選択的に動作させ
るためのセンスアンプ選択回路を設けることができる。
さらに、所定のクロック信号を計数することにより、上
記デコーダ選択回路によるデコーダ活性化のためのタイ
ミング信号を生成するセルフリフレッシュカウンタ回路
を設けることができる。

【００１１】

【作用】上記した手段によれば、上記デコーダ選択回路
は、セルフリフレッシュを指示するためのセルフリフレ
ッシュ確定信号がアサートされることにより、セルフリ
フレッシュ対象とされるメモリマット部のデコーダの順
次選択的な活性化を開始し、上記セルフリフレッシュ確
定信号がネゲートされることにより、そのような選択的
な活性化を中止してノーマル動作モードに移行する。こ
のことが、全てのメモリマット部のセルフリフレッシュ
の終了を待つこと無しに、セルフリフレッシュのリセッ
トを可能とし、セルフリフレッシュのリセット時間の短
縮を達成する。

【００１２】

【実施例】図９には本発明の一実施例であるデータ処理
装置が示される。

【００１３】このデータ処理装置は、システムバス９０
０を介して、ＣＰＵ（中央処理装置）９０１、ＳＲＡＭ
９０６、ＲＯＭ（リード・オンリ・メモリ）９０５、周
辺装置制御部９０７、表示系９１０などが、互いに信号
のやり取り可能に結合されることによって、予め定めら
れたプログラムに従って所定のデータ処理を行うコンピ
ュータシステムとして構成される。上記ＣＰＵ９０１
は、本システムの論理的中核とされ、主として、アドレ
ス指定、情報の読出しと書込み、データの演算、命令の
シーケンス、割り込の受付け、記憶装置と入出力装置と
の情報交換の起動等の機能を有し、演算制御部や、バス
制御部、メモリアクセス制御部などから構成される。上
記ＰＳＲＡＭ（疑似スタティックＳＲＡＭ）９０２や、
バックアップ制御部９０４によってバックアップされる
ＳＲＡＭ９０６、及びＲＯＭ９０５は内部記憶装置とし
て位置付けられている。そして、ＰＳＲＡＭ９０２やＳ
ＲＡＭ９０６には、ＣＰＵ９０１での計算や制御に必要
なプログラムやデータが格納される。周辺装置制御部９
０７によって、磁気記憶装置９０８の動作制御や、キー
ボード９０９などからの情報入力制御が行われる。ま
た、上記表示系９１０によって、ＣＲＴディスプレイ９
１２の情報表示制御が行われる。

【００１４】図１には上記ＰＳＲＡＭ９０２の構成例が
示される。

【００１５】特に制限されないが、このＰＳＲＡＭ９０
２は、公知の半導体集積回路製造技術により、単結晶シ
リコンなどの一つの半導体基板に形成される。

【００１６】図１に示されるように、このＰＳＲＡＭ９
０２は、特に制限されないが、４個のメモリマット部Ｍ
Ｍ１〜ＭＭ４を有する。このメモリマット部ＭＭ１〜Ｍ
Ｍ４は、それぞれ複数のダイナミック型メモリセルをア
レイ状に配列して成るメモリセルアレイ部、ロウアドレ
スをデコードするためのローデコーダや、カラムアドレ
スをデコードするためのカラムデコーダ、及びデータの
入出力回路等を含む。そして、このメモリマット部ＭＭ
１〜ＭＭ４における複数のダイナミック型メモリセルの
記憶内容を所定の周期でリフレッシュするためのセルフ
リフレッシュ制御手段として、デコーダ選択回路１２、
セルフリフレッシュカウンタ１１、及びセンスアンプ選
択回路１４が設けられている。

【００１７】上記セルフリフレッシュカウンタ１１は、
クロック発生回路１０によって発生されたクロック信号
Ａをカウントすることによって、それぞれＢ，Ｃで示さ
れるように、互いに周期が異なる２種類のクロック信号
を出力する。上記クロック発生回路１０は、特に制限さ
れないが、奇数個のインバータをループ状に結合して成
るものが適用される。

【００１８】上記デコーダ選択回路１２は、ノーマル動
作（通常動作）時において、マット選択信号ＢＸ０，Ｂ
Ｘ１に基づいて、メモリマット部ＭＭ１〜ＭＭ４内のデ
コーダを選択的に活性化することによって、マット選択
を可能とするが、セルフリフレッシュ確定信号φＳＲ＊
がローレベルにアサートされた場合においては、マット
選択信号ＢＸ０，ＢＸ１に代えて、上記セルフリフレッ
シュカウンタ回路１１からのカウント出力Ｂ，Ｃを取込
み、それに基づいて、上記メモリマット部ＭＭ１〜ＭＭ
４内のローデコーダを選択的に活性化させるためのデコ
ーダ活性化信号ＸＤＳｉｊ１＊〜ＸＤＳｉｊ４＊を生成
する。ここで、上記セルフリフレッシュ確定信号φＳＲ
＊は、本実施例ＰＳＲＡＭに搭載されたリフレッシュタ
イマの動作により、予め設定されたタイマ周期で形成さ
れる信号である。

【００１９】また、上記センスアンプ選択回路１４は、
セルフリフレッシュ確定信号φＳＲ＊がローレベルにア
サートされた場合において、デコーダ活性化信号ＸＤＳ
ｉｊ１＊〜ＸＤＳｉｊ４＊に基づいて、上記メモリマッ
ト部ＭＭ１〜ＭＭ４内のセンスアンプを選択的に活性化
するためのセンスアンプ選択信号Ｓａ１〜Ｓａ４を生成
する。このセンスアンプの活性化により、リフレッシュ
が可能とされる。

【００２０】上記セルフリフレッシュ確定信号φＳＲ＊
が、ハイレベルにネゲートされると、上記デコーダ選択
回路１２によるデコーダの活性化、及び上記センスアン
プ選択回路１４によるセンスアンプの活性化は行われな
くなり、本実施例ＰＳＲＡＭ９０２は、ノーマル動作モ
ードに移行される。

【００２１】次に、各部の詳細な構成について説明す
る。

【００２２】図１０には、上記メモリマット部ＭＭ１の
構成例が代表的に示される。

【００２３】複数のダイナミック型メモリセルをアレイ
状に配列して成るメモリセルアレイ部１０３が設けら
れ、このメモリセルアレイ部１０３のワード選択のため
に、ローアドレスをデコードするためのロウデコーダ１
０２が設けられている。このロウデコーダ１０２は、上
記のように、デコーダ選択回路１２からのデコーダ活性
化信号ＸＤＳｉｊ１がローレベルにアサートされること
によって活性化される。ノーマル動作では、外部から取
込まれたロウアドレスがロウデコーダ１０２でデコード
され、それに基づいて、メモリセルアレイ部１０３の所
定のワード線が選択レベルに駆動されるが、セルフリフ
レッシュ時においては、外部からのロウアドレスに代え
て、アドレスカウンタ１０６で発生された内部ロウアド
レスがデコーダ１０２でデコードされることによって、
メモリセルアレイ部１０３のワード線が順次選択レベル
に駆動される。アドレスカウンタ１０６は、所謂バイナ
リカウンタであり、このアドレスカウンタ１０６によっ
てリフレッシュ用アドレスのカウントアップが行われ
る。そのようなワード選択によって、それに結合された
全てのダイナミック型メモリセルが、対応する相補デー
タ線に結合される。このとき、相補データ線の微小な信
号が、センスアンプ回路１０４で増幅される。このセン
スアンプ回路１０４は、上記センスアンプ選択回路１４
からのセンスアンプ選択信号Ｓａ１がアサートされるこ
とによって活性化される。外部から取込まれたカラムア
ドレスがカラムデコーダ１００でデコードされ、それに
応じて、カラム選択回路１０１の動作が制御されること
によって、上記メモリセルアレイ部１０３の相補データ
線が、選択的に相補コモンデータ線に結合される。この
相補コモンデータ線には、入出力回路１０５が結合され
ており、上記センスアンプで増幅されたメモリセルデー
タの外部出力が可能とされる。また、メモリセルへの書
込みデータは、入出力回路１０５、及びカラム選択回路
１０１を介して、所望の相補データ線へ伝達することが
でき、それによりデータ書込みが可能とされる。特に制
限されないが、同時出力可能なデータのビット構成が８
ビットとされ（×８ビット構成等と称される）、それに
対応して上記メモリセルアレイ部１０３が８個のメモリ
セルアレイに分割されている。

【００２４】尚、他のメモリマット部ＭＭ２〜ＭＭ４に
ついては、上記したメモリマットＭＭ１と同様の構成さ
れるため、その詳細な説明を省略する。

【００２５】図２には上記セルフリフレッシュカウンタ
回路１１の構成例が示される。

【００２６】クロック発生回路１０は、特に制限されな
いが、奇数個のインバータを直列接続し、このインバー
タ群の最終段の出力信号を初段インバータの入力端子に
帰還するように構成される。そのようなクロック発生回
路１０から所定周期のクロック信号Ａが出力される。そ
のクロックＡが、リフレッシュカウンタ回路１１に入力
される。

【００２７】リフレッシュカウンタ回路１１は、次のよ
うに構成される。

【００２８】ｐチャンネル型ＭＯＳトランジスタＰ２
１，Ｐ２２、及びｎチャンネル型ＭＯＳトランジスタＮ
２１，Ｎ２２が直列接続される。ｐチャンネル型ＭＯＳ
トランジスタＰ２１は高電位側電源Ｖｄｄに結合され、
ｎチャンネル型ＭＯＳトランジスタＮ２２は低電位側電
源Ｖｓｓに結合される。上記クロック発生回路１０から
のクロック信号Ａが、インバータＩＮ２０１，ＩＮ２０
２を介してｐチャンネル型ＭＯＳトランジスタＰ２２の
ゲート電極に入力される。また、この信号がインバータ
ＩＮ２０３で論理反転されてｎチャンネル型ＭＯＳトラ
ンジスタＮ２１のゲート電極に入力される。ｐチャンネ
ル型ＭＯＳトランジスタＰ２２、ｎチャンネル型ＭＯＳ
トランジスタＮ２１の接続箇所に、インバータＩＮ２０
４，ＩＮ２０５がループ状に結合されて成るラッチ回路
の一方のノードが結合される。ｐチャンネル型ＭＯＳト
ランジスタＰ２３，Ｐ２４、及びｎチャンネル型ＭＯＳ
トランジスタＮ２３，Ｎ２４が直列接続され、上記ｐチ
ャンネル型ＭＯＳトランジスタＰ２３とｎチャンネル型
ＭＯＳトランジスタＮ２４のゲート電極が、上記インバ
ータＩＮ２０４，ＩＮ２０５から成るラッチ回路の他方
のノードに結合される。そしてこのノードは、インバー
タＩＮ２１０に結合され、このインバータＩＮ２１０を
介してカウント信号Ｂが得られる。また、上記ｐチャン
ネル型ＭＯＳトランジスタＰ２３は高電位側電源Ｖｄｄ
に結合され、ｎチャンネル型ＭＯＳトランジスタＮ２４
は低電位側電源Ｖｓｓに結合される。そして、上記イン
バータＩＮ２０２の出力信号がｎチャンネル型ＭＯＳト
ランジスタＮ２３のゲート電極に入力され、また、この
信号がインバータＩＮ２０６により論理反転されてｐチ
ャンネル型ＭＯＳトランジスタＰ２３に入力されるよう
になっている。この結果、インバータＩＮ２０２の出力
信号に基づいて、ｐチャンネル型ＭＯＳトランジスタＰ
２２，ｎチャンネル型ＭＯＳトランジスタＮ２１と、ｐ
チャンネル型ＭＯＳトランジスタＰ２３，ｎチャンネル
型ＭＯＳトランジスタＮ２３とは、相補的にオン／オフ
される。つまり、インバータＩＮ２０２の出力信号がハ
イレベルの場合、ｐチャンネル型ＭＯＳトランジスタＰ
２２，ｎチャンネル型ＭＯＳトランジスタＮ２１はオフ
状態であるのに対して、ｐチャンネル型ＭＯＳトランジ
スタＰ２３，ｎチャンネル型ＭＯＳトランジスタＮ２３
はオン状態とされるし、それとは逆に、インバータＩＮ
２０２の出力信号がローレベルの場合、ｐチャンネル型
ＭＯＳトランジスタＰ２２，ｎチャンネル型ＭＯＳトラ
ンジスタＮ２１はオン状態、ｐチャンネル型ＭＯＳトラ
ンジスタＰ２３，ｎチャンネル型ＭＯＳトランジスタＮ
２３はオフ状態とされる。上記ｐチャンネル型ＭＯＳト
ランジスタＰ２４とｎチャンネル型ＭＯＳトランジスタ
Ｎ２３の接続箇所に、インバータＩＮ２０７，ＩＮ２０
８がループ状に接続されて成るラッチ回路の一方のノー
ドが結合される。このラッチ回路の他方のノードは、イ
ンバータＩＮ２０９を介してｐチャンネル型ＭＯＳトラ
ンジスタＰ２１、ｎチャンネル型ＭＯＳトランジスタＮ
２２のゲート電極に結合されるとともに、インバータＩ
Ｎ２１２，ＩＮ２１３を介して、２入力ナンドゲートＮ
Ａ２１の一方の入力端子に結合される。

【００２９】また、上記クロック発生回路１０からのク
ロック信号Ａが、インバータＩＮ２１１を介してナンド
ゲートＮＡ２１の他方の入力端子に入力されるようにな
っている。上記構成と同様に、ｐチャンネル型ＭＯＳト
ランジスタＰ２５，Ｐ２６、ｎチャンネル型ＭＯＳトラ
ンジスタＮ２５，Ｎ２６が直列接続されており、上記ナ
ンドゲートＮＡ２１の出力信号がｐチャンネル型ＭＯＳ
トランジスタＰ２６のゲート電極に入力され、また、そ
れがインバータＩＮ２１４で論理反転されてｎチャンネ
ル型ＭＯＳトランジスタ２０５のゲート電極に入力され
る。ｐチャンネル型ＭＯＳトランジスタＰ２６とｎチャ
ンネル型ＭＯＳトランジスタＮ２５との接続箇所に、イ
ンバータＩＮ２１５，ＩＮ２１６がループ状に結合され
て成るラッチ回路の一方のノードが結合される。そし
て、ｐチャンネル型ＭＯＳトランジスタＰ２７，Ｐ２
８、及びｎチャンネル型ＭＯＳトランジスタＮ２７，Ｎ
２８が直列接続され、上記ｐチャンネル型ＭＯＳトラン
ジスタＰ２７とｎチャンネル型ＭＯＳトランジスタＮ２
８のゲート電極が、上記インバータＩＮ２１５，ＩＮ２
１６から成るラッチ回路の他方のノードに結合される。
このノードは、インバータＩＮ２２１に結合され、この
インバータＩＮ２１１を介してカウント信号Ｃが得られ
る。また、上記ｐチャンネル型ＭＯＳトランジスタＰ２
７は高電位側電源Ｖｄｄに結合され、ｎチャンネル型Ｍ
ＯＳトランジスタＮ２８は低電位側電源Ｖｓｓに結合さ
れる。そして、上記ナンドゲートＮＡ２１の出力信号が
ｎチャンネル型ＭＯＳトランジスタＮ２７のゲート電極
に入力され、また、この信号がインバータＩＮ２１７に
より論理反転されてｐチャンネル型ＭＯＳトランジスタ
Ｐ２８のゲート電極に入力されるようになっている。こ
の結果、ナンドゲートＮＡ２１の出力信号に基づいて、
ｐチャンネル型ＭＯＳトランジスタＰ２６，ｎチャンネ
ル型ＭＯＳトランジスタＮ２５と、ｐチャンネル型ＭＯ
ＳトランジスタＰ２８，ｎチャンネル型ＭＯＳトランジ
スタＮ２７とは、相補的にオン／オフされる。上記ｐチ
ャンネル型ＭＯＳトランジスタＰ２８とｎチャンネル型
ＭＯＳトランジスタＮ２７の接続箇所に、インバータＩ
Ｎ２１８，ＩＮ２１９がループ状に接続されて成るラッ
チ回路の一方のノードが結合される。このラッチ回路の
他方のノードは、インバータＩＮ２２０を介してｐチャ
ンネル型ＭＯＳトランジスタＰ２５、ｎチャンネル型Ｍ
ＯＳトランジスタＮ２６のゲート電極に結合される。

【００３０】図３には上記リフレッシュカウンタ回路１
１における主要部の信号波形が示される。

【００３１】クロック発生回路１０からのクロック信号
Ａがローレベルになると、カウント信号Ｂがローレベル
になり、次にクロック信号Ａがローレベルになると、カ
ウント信号Ｂがハイレベル、そして、カウント信号Ｃが
ローレベルになる。それ以降、入力されるクロック信号
Ａがローレベルになるタイミングに同期して、カウント
信号Ｂ，Ｃの論理レベルが変化される。

【００３２】図４には上記デコーダ選択回路１２の構成
例が示される。

【００３３】図４に示されるように、このデコーダ選択
回路１２は、デコーダ活性化信号ＸＤＳｉｊ１＊を生成
するための回路１２ａ、デコーダ活性化信号ＸＤＳｉｊ
２＊を生成するための回路１２ｂ、デコーダ活性化信号
ＸＤＳｉｊ３＊を生成するための回路１２ｃ、デコーダ
活性化信号ＸＤＳｉｊ４＊を生成するための回路１２ｄ
から成る。

【００３４】デコーダ活性化信号ＸＤＳｉｊ１＊を生成
するための回路１２ａは、次のように構成される。

【００３５】カウント信号Ｂを論理反転するためのイン
バータＩＮ４０１が設けられ、セルフリフレッシュ確定
信号φＳＲ＊を論理反転するためのインバータＩＮ４０
２が設けられる。このインバータＩＮ４０１，ＩＮ４０
２の出力信号とカウント信号Ｃとのアンド論理を得るた
めの３入力アンドゲートＡＮ４１が設けられる。そし
て、セルフリフレッシュ確定信号φＳＲ＊を論理反転す
るためのインバータＩＮ４０３が設けられ、このインバ
ータＩＮ４０３の出力信号とマット選択信号ＢＸ０，Ｂ
Ｘ１とのノア論理を得るための３入力ノアゲートＮＲ４
１が設けられる。また、上記アンドゲートＡＮ４１の出
力信号と上記インバータＩＮ４０３の出力信号とのアン
ド論理を得るための２入力アンドゲートＡＮ４２が設け
られ、このアンドゲートＡＮ４２の出力信号と上記ノア
ゲートＮＲ４１の出力信号とのノア論理を得るための２
入力ノアゲートＮＲ４５とが設けられ、このノアゲート
ＮＲ４５の出力信号が、デコーダ活性化信号ＸＤＳｉｊ
１＊とされる。

【００３６】デコーダ活性化信号ＸＤＳｉｊ２＊を生成
するための回路１２ｂは、次のように構成される。

【００３７】セルフリフレッシュ確定信号φＳＲ＊を論
理反転するためのインバータＩＮ４０４が設けられ、こ
のインバータＩＮ４０４の出力信号と、カウント信号
Ｂ，Ｃとのアンド論理を得るための３入力アンドゲート
ＡＮ４３が設けられる。そして、セルフリフレッシュ確
定信号φＳＲ＊を論理反転するためのインバータＩＮ４
０５が設けられ、このインバータＩＮ４０５の出力信号
とマット選択信号ＢＸ０，ＢＸ１とのノア論理を得るた
めの３入力ノアゲートＮＲ４４が設けられる。上記アン
ドゲートＡＮ４３の出力信号と上記インバータＩＮ４０
５の出力信号とのアンド論理を得るための２入力アンド
ゲートＡＮ４４が設けられ、このアンドゲートＡＮ４４
の出力信号と上記ノアゲートＮＲ４４の出力信号とのノ
ア論理を得るための２入力ノアゲートＮＲ４８とが設け
られ、このノアゲートＮＲ４８の出力信号が、デコーダ
活性化信号ＸＤＳｉｊ２＊とされる。

【００３８】デコーダ活性化信号ＸＤＳｉｊ３＊を生成
するための回路１２ｃは、次のように構成される。

【００３９】セルフリフレッシュ確定信号φＳＲ＊を論
理反転するためのインバータＩＮ４０８が設けられ、カ
ウント出力Ｂを論理反転するためのインバータＩＮ４０
６が設けられ、カウント出力Ｃを論理反転するためのイ
ンバータＩＮ４０７が設けられる。このインバータＩＮ
４０６，ＩＮ４０７，ＩＮ４０８の出力信号のアンド論
理を得るための３入力アンドゲートＡＮ４５が設けられ
る。そして、セルフリフレッシュ確定信号φＳＲ＊を論
理反転するためのインバータＩＮ４０９が設けられ、こ
のインバータＩＮ４０９の出力信号とマット選択信号Ｂ
Ｘ０，ＢＸ１とのノア論理を得るための３入力ノアゲー
トＮＲ４３が設けられる。上記アンドゲートＡＮ４５の
出力信号と上記インバータＩＮ４０９の出力信号とのア
ンド論理を得るための２入力アンドゲートＡＮ４６が設
けられ、このアンドゲートＡＮ４６の出力信号と上記ノ
アゲートＮＲ４３の出力信号とのノア論理を得るための
２入力ノアゲートＮＲ４７とが設けられ、このノアゲー
トＮＲ４７の出力信号が、デコーダ活性化信号ＸＤＳｉ
ｊ３＊とされる。

【００４０】デコーダ活性化信号ＸＤＳｉｊ４＊を生成
するための回路１２ｄは、次のように構成される。

【００４１】セルフリフレッシュ確定信号φＳＲ＊を論
理反転するためのインバータＩＮ４１１が設けられ、カ
ウント出力Ｃを論理反転するためのインバータＩＮ４１
０が設けられる。このインバータＩＮ４１０，ＩＮ４１
１の出力信号と、カウント出力Ｂとのアンド論理を得る
ための３入力アンドゲートＡＮ４７が設けられる。そし
て、セルフリフレッシュ確定信号φＳＲ＊を論理反転す
るためのインバータＩＮ４１２が設けられ、このインバ
ータＩＮ４１２の出力信号とマット選択信号ＢＸ０，Ｂ
Ｘ１とのノア論理を得るための３入力ノアゲートＮＲ４
２が設けられる。上記アンドゲートＡＮ４７の出力信号
と上記インバータＩＮ４１２の出力信号とのアンド論理
を得るための２入力アンドゲートＡＮ４８が設けられ、
このアンドゲートＡＮ４８の出力信号と上記ノアゲート
ＮＲ４２の出力信号とのノア論理を得るための２入力ノ
アゲートＮＲ４６とが設けられ、このノアゲートＮＲ４
６の出力信号が、デコーダ活性化信号ＸＤＳｉｊ４＊と
される。

【００４２】図５には上記デコーダ選択回路１２におけ
る主要部の信号波形が示される。

【００４３】ノーマル動作では、デコーダ活性化信号Ｘ
ＤＳｉｊ１＊〜ＸＤＳｉｊ４＊は、マット選択信号ＢＸ
０，ＢＸ１によって選択される。セルフリフレッシュ時
は、セルフリフレッシュ確定信号φＳＲ＊がローレベル
とされるため、カウント信号Ｂ，Ｃの組合わせによっ
て、デコーダ活性化信号ＸＤＳｉｊ１＊〜ＸＤＳｉｊ４
＊が順次ローレベルとされ、それによって各メモリマッ
ト部ＭＭ１〜ＭＭ４内のロウデコーダが選択的に活性化
される。また、セルフリフレッシュリセット時には、セ
ルフリフレッシュ確定信号φＳＲ＊がハイレベルになる
ため、デコーダ活性化信号ＸＤＳｉｊ１＊〜ＸＤＳｉｊ
４＊がハイレベルとされる。それによって、各メモリマ
ット部ＭＭ１〜ＭＭ４内のロウデコーダ１０２の選択的
な活性化が中止されて、ノーマル動作モードに移行され
る。このように、セルフリフレッシュ確定信号φＳＲ＊
がハイレベルにネゲートされることにより、ロウデコー
ダの選択的な活性化が中止されてノーマル動作モードに
移行されるので、全てのメモリマット部のセルフリフレ
ッシュの終了を待つこと無しに、セルフリフレッシュの
リセットが可能とされる。

【００４４】図６には上記センスアンプ選択回路１４の
構成例が示される。

【００４５】デコード活性化信号ＸＤＳｉｊ１＊を論理
反転するためのインバータＩＮ６１が設けられ、このイ
ンバータＩＮ６１の出力信号と、セルフリフレッシュ確
定信号φＳＲ＊とのオア論理を得るための２入力オアゲ
ートＯＲ６１が設けられ、このオアゲートＯＲ６１の出
力信号と、メモリマットを選択するアドレスＡｉ，Ａｊ
とのアンド論理を得るための３入力アンドゲートＡＮ６
１が設けられる。このアンドゲートＡＮ６１の出力信号
がセンスアンプ選択信号Ｓａ１とされる。

【００４６】また、デコード活性化信号ＸＤＳｉｊ２＊
を論理反転するためのインバータＩＮ６２が設けられ、
このインバータＩＮ６２の出力信号と、セルフリフレッ
シュ確定信号φＳＲ＊とのオア論理を得るための２入力
オアゲートＯＲ６２が設けられる。そして、メモリマッ
トを選択するアドレスＡｉを論理反転するためのインバ
ータＩＮ６５が設けられ、このインバータＩＮ６５の出
力信号と、オアゲートＯＲ６２の出力信号と、メモリマ
ットを選択するアドレスＡｊとのアンド論理を得るため
の３入力アンドゲートＡＮ６２が設けられる。このアン
ドゲートＡＮ６２の出力信号がセンスアンプ選択信号Ｓ
ａ２とされる。

【００４７】さらに、デコード活性化信号ＸＤＳｉｊ３
＊を論理反転するためのインバータＩＮ６３が設けら
れ、このインバータＩＮ６３の出力信号と、セルフリフ
レッシュ確定信号φＳＲ＊とのオア論理を得るための２
入力オアゲートＯＲ６３が設けられる。そして、メモリ
マットを選択するアドレスＡｊを論理反転するためのイ
ンバータＩＮ６６が設けられ、このインバータＩＮ６６
の出力信号と、オアゲートＯＲ６３の出力信号と、メモ
リマットを選択するアドレスＡｉとのアンド論理を得る
ための３入力アンドゲートＡＮ６３が設けられる。この
アンドゲートＡＮ６３の出力信号がセンスアンプ選択信
号Ｓａ３とされる。

【００４８】そして、デコード活性化信号ＸＤＳｉｊ４
＊を論理反転するためのインバータＩＮ６４が設けら
れ、このインバータＩＮ６４の出力信号と、セルフリフ
レッシュ確定信号φＳＲ＊とのオア論理を得るための２
入力オアゲートＯＲ６４が設けられる。そして、メモリ
マットを選択するアドレスＡｉを論理反転するためのイ
ンバータＩＮ６７が設けられ、メモリマットを選択する
アドレスＡｊを論理反転するためのインバータＩＮ６８
が設けられ、このインバータＩＮ６７，ＩＮ６８の出力
信号と、オアゲートＯＲ６４の出力信号とのアンド論理
を得るための３入力アンドゲートＡＮ６４が設けられ
る。このアンドゲートＡＮ６４の出力信号がセンスアン
プ選択信号Ｓａ４とされる。

【００４９】図７には上記センスアンプ選択回路１４に
おける主要部の信号波形が示される。

【００５０】ノーマル動作において、センスアンプ選択
信号Ｓａ１〜Ｓａ４は、内部アドレス信号Ａｉ，Ａｊに
よって選択される。セルフリフレッシュ時には、セルフ
リフレッシュ確定信号φＳＲ＊がローレベルになるた
め、デコーダ活性化信号ＸＤＳｉｊ１＊〜ＸＤＳｉｊ４
＊がローレベルにアサートされるタイミングに同期し
て、センスアンプ選択信号Ｓａ１〜Ｓａ４が順次ハイレ
ベルにアサートされる。このようにセンスアンプ選択信
号Ｓａ１〜Ｓａ４が順次ハイレベルにアサートされるこ
とによって、対応するセンスアンプ選択的に動作され
る。また、セルフリフレッシュリセット時には、セルフ
リフレッシュ確定信号φＳＲ＊がハイレベルにネゲート
されるため、デコーダ活性化信号ＸＤＳｉｊ１＊〜ＸＤ
Ｓｉｊ４＊がハイレベルとされ、このセンスアンプ選択
回路１４によるセンスアンプ選択は行われない。

【００５１】上記実施例によれば、以下の作用効果を得
ることができる。

【００５２】（１）セルフリフレッシュを指示するため
のセルフリフレッシュ確定信号φＳＲ＊がローレベルに
アサートされることにより、セルフリフレッシュ対象と
されるメモリマット部内のロウデコーダ１０２が順次選
択的に活性化され、上記セルフリフレッシュ確定信号が
ネゲートされることにより、そのような選択的な活性化
が中止されてノーマル動作モードに移行されるようにな
っているので、全てのメモリマット部ＭＭ１〜ＭＭ４の
セルフリフレッシュの終了を待つこと無しに、セルフリ
フレッシュのリセットを行うことができ、それによっ
て、セルフリフレッシュのリセット時間の短縮を図るこ
とができる。セルフリフレッシュのリセットが完了する
までは、ＣＰＵ９０１によるメモリアクセスができない
から、上記のようにセルフリフレッシュのリセット時間
が短縮されることは、ＣＰＵ９０１によるメモリアクセ
スの高速化、さらにはシステム全体のデータ処理時間の
短縮を図る上で有利となる。

【００５３】（２）上記デコーダ選択回路１２によるデ
コーダ活性化に同期して、対応するセンスアンプ回路１
０４を選択的に動作させるためのセンスアンプ選択回路
１４を設けることにより、セルフリフレッシュ時には、
微弱なメモリセルデータを増幅するためのセンスアンプ
回路１０４を、リフレッシュ用増幅回路として利用する
ことができ、このセンスアンプ回路で検出、増幅された
信号がダイナミック型メモリセルに再書込みされること
によって、当該ダイナミック型メモリセルのリフレッシ
ュが行われる。

【００５４】（３）クロック発生回路１０から発生され
たクロック信号Ａを計数することにより、上記デコーダ
選択回路１２によるデコーダ活性化のためのタイミング
信号を生成するための専用のセルフリフレッシュカウン
タ回路１１を設けることにより、上記デコーダ選択回路
１２によるデコーダ活性化を的確に行うことができる。

【００５５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５６】例えば、上記実施例では、ＰＳＲＡＭにつ
いて説明したが、ダイナミック型メモリセルを含み、ロ
ウアドレスストローブ信号ＲＡＳ＊、及びカラムアドレ
スストローブ信号ＣＡＳ＊に同期して、それぞれロウア
ドレス信号、及びカラムアドレスを経時的に取込むよう
にしたダイナミック型ＲＡＭにおいても、ダイナミック
型メモリセルの記憶内容を所定の周期でリフレッシュす
るためのセルフリフレッシュが行われることから、上記
実施例の場合と同様に、メモリマット単位でセルフリフ
レッシュを行うことにより、上記実施例の場合と同様な
作用効果を得ることができる。

【００５７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコンピ
ュータシステムに適用した場合について説明したが、本
発明はそれに限定されるものではなく、１チップマイク
ロコンピュータ等のように一つの半導体基板に形成され
る場合にも適用することができる。

【００５８】本発明は、少なくともダイナミック型メモ
リセルを含むことを条件に適用することができる。

【００５９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６０】すなわち、セルフリフレッシュを指示する
ためのセルフリフレッシュ確定信号がアサートされるこ
とにより、セルフリフレッシュ対象とされるメモリマッ
ト部のデコーダの順次選択的な活性化が開始され、上記
セルフリフレッシュ確定信号がネゲートされることによ
り、そのような選択的な活性化が中止されてノーマル動
作モードに移行されるので、全てのメモリマット部のセ
ルフリフレッシュの終了を待つこと無しに、セルフリフ
レッシュのリセットを行うことができ、セルフリフレッ
シュのリセット時間の短縮を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるデータ処理装置に含ま
れるＰＳＲＡＭの主要構成例ブロック図である。

【図２】上記ＰＳＲＡＭに含まれるリフレッシュカウン
タ回路の構成例論理回路図である。

【図３】上記リフレッシュカウンタ回路における主要部
の信号波形図である。

【図４】上記ＰＳＲＡＭにおけるデコーダ選択回路の構
成例論理回路図である。

【図５】上記デコーダ選択回路における主要部の信号波
形図である。

【図６】上記ＰＳＲＡＭに含まれるセンスアンプ選択回
路の論理回路図である。

【図７】上記センスアンプ選択回路における主要部の信
号波形図である。

【図８】ＱＡＯ方式によるセルフリフレッシュでの主要
部動作タイミン図である。

【図９】上記データ処理装置の全体的な構成例ブロック
図である。

【図１０】上記ＰＳＲＡＭにおけるメモリマット部の主
要構成例ブロック図である。

【符号の説明】

１０クロック発生回路１１セルフリフレッシュカウンタ回路１２デコーダ選択回路１４センスアンプ選択回路１００カラムデコーダ１０２ロウデコーダ１０３メモリセルアレイ１０４センスアンプ回路１０５入出力回路１０６アドレスカウンタ９０１ＣＰＵ９０２ＰＳＲＡＭ９０４バックアップ制御部９０５ＲＯＭ９０６ＳＲＡＭ９０７周辺装置制御部９０８磁気記憶装置９０９キーボード９１０表示系９１２ＣＲＴディスプレイＭＭ１〜ＭＭ４メモリマット部

───────────────────────────────────────────────────── フロントページの続き (72)発明者酒井寛之東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者吉田浩東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者白石伊織東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者山縣昭夫東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者野嶋和也東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者越阪部利明東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者沢憲一東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】メモリアクセスにおけるマット選択信号
によって選択的に動作可能な複数のメモリマット部を含
み、各メモリマット部が、複数のダイナミック型メモリ
セルをアレイ状に配列して成るメモリセルアレイ部と、
このメモリセルアレイ部のワード線選択のためのロウデ
コーダとを備えて成る半導体記憶装置であって、セルフリフレッシュを指示するためのセルフリフレッシ
ュ確定信号がアサートされることにより、セルフリフレ
ッシュ対象とされるメモリマット部のデコーダを順次選
択的に活性化することによってメモリマット部単位のセ
ルフリフレッシュを可能とし、上記セルフリフレッシュ
確定信号がネゲートされることにより、セルフリフレッ
シュについての上記デコーダの選択的な活性化を中止す
るデコーダ選択回路を含むことを含むことを特徴とする
半導体記憶装置。
【請求項２】上記デコーダ選択回路によるデコーダ活
性化に同期して、対応するセンスアンプを選択的に動作
させるセンスアンプ選択回路を含む請求項１記載の半導
体記憶装置。
【請求項３】所定のクロック信号を計数することによ
り、上記デコーダ選択回路によりデコーダを活性化する
タイミング信号を生成するセルフリフレッシュカウンタ
回路を含む請求項１又は２記載の半導体記憶装置。