JPS61122996A - 半導体ダイナミツクメモリデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリデバイス、特に、改良された高密
度ＭＯ８ランダムアクセス、ダイナミック読取り／書込
みメモリに係わる。

〔従来の技術、及び発明が解決しようとする問題点〕

コンピュータの為に最も広く用いられているメモリデバ
イスの１つはマッファリグずンダ、ホワイト、及びラオ
に対して付与され、テキサス・インスツルメンツ社に対
して譲渡された米国特許第４，２３９，９９３号の中に
図示されている６４にビットのサイズのＭＯＳダイナミ
ックＲＡＭである。メモリ密度が２５６にビット及び１
メガビツトのサイズへ増加してゆくと共に、１つのビッ
トラインハーフへ接続される記憶セルの数も又増加して
ゆくであろう。セルの数の増加と共に、ビットラインの
キャパシタンスも又増加するであろう。チップのサイズ
に対する上方の限界の故に、記憶セルのキャパシタンス
は比較的１定にとどまる傾向があり、時には減少する事
さえあり得る、センスの為にビットラインの上で利用出
来る信号はビットラインのキャパシタンスに対する記憶
セルのキャパシタンスの比の直接の関数であり、この信
号は又セルの密度の増加と共に減少する傾向を持つであ
ろう。この問題に対する１つの解決策はより感度の良い
センスアンプを用いる事であるが、感度の増加はセンス
時間の増加を要求し、又より小さい信号はα粒子によっ
て誘起されるンフトエラーの確率を増加させる。もう１
つの解決策は１つのビットラインの上のセルの数を減少
させ、２対のビットラインハーフの間で１つのセンスア
ンプを共有する事であるがこの場合には読取られていな
い方のハーフの隔離が必要となる。この多重又は共有セ
ンスアンプと云う考え方と共に、とりわけ１書込み”サ
イクルの間のセンスアンプを通るデータ伝播時間に問題
が生じる。

このタイプのＲＡＭデバイスの中のメモリ密度が２５６
にビット及び１メガビツトへ増加すると共に、集積回路
の中の電力消散がより大きな問題となる。電力消散は不
要時に回路の起動を避ける事によって減らす事が出来よ
う。アクティブプルアップ機能はこの様な回路の１例で
ある。米国特許第４，２３９，９９３号のダイナミック
調では、差動センスアンプの為の初期センス電圧は記憶
キャパシタンスを１つのビットラインへ又ダミーキャパ
シタンスをもう１つのビットラインへ接続する事によっ
て生み出される。次いでセンスアンプが起動され、又電
圧の低い方のビットラインはセンスアンプによってアー
スＶベルへ引張られる。

′″１″を読取る為には記憶セルのビットラインが高に
留まり、又″０”を読取る為にはダミーセルの側が高に
留まる。しかしながら高の側はセンスの間に幾らかの電
荷を失なうので、高の側はフルＶｄｄｉ位にはない。従
って、センスが完了した後でビットラインの上のアクテ
イブプルアツプ回路が起動されてフルＶｄｄレベル迄の
高いビットラインのバックアップをもたらすので、記憶
セルは記憶された′″１″を意味するフルＶｄｄレベル
で残されるであろう。しかしながらこの段階では電力は
Ｉ″０″０″レベルスするセンスアンプの中で浪費され
る。何故なら、アクティブゾルアツゾはセンスアンプの
ダミーセルの側で起動され、ビットセンスラインはフル
Ｖｄｄへもたらされるからである。タミーセルをチャー
ジする為に使われる電荷は浪費となる。何故ならダミー
セルはプリチャージサイクルの中ですべてアースへ放電
されるからである。

特に多重センスアンプ構成の為の、改良された高速、關
密匣、ダイナミックランダムアクセスメモリを提供する
事が本発明の主要な目的である。

もう１つの目的は、速度上の不利を持たない多重化され
たセンスアンプを使用する半導体ダイナミックメモリデ
バイスを提供する事である。もう１つの目的は、書込み
サイクルのタイミングの困難と供給レベル全部の選択さ
れた記憶セルの中への書込みの際の困難を克服した、改
良された共有センスアンプタイプのダイナミックＲＡＭ
回路を提供する事である。

本発明のもう１つの目的は、特にアクティブプルアップ
機能の為に必要な電力を減らす為の、高速、高密度、低
電力ダイナミックランダムアクセスメモリデバイスの為
の改良されたセンスアンプサーキットリを提供する事で
ある。もう１つの目的は、不要の時は作動されないアク
テイブプルアツプ回路を使用した半導体ダイナミックメ
モリデバイスの為のセンスアンプサーキットリを提供す
る事である。更にもう１つの目的は、供給レベル全部を
選択された記憶セルの中へ復元し或いは書込む際に電力
を保存する、ダイナミックＲＡＭ回路の為の改良された
センスアンプを提供する事である。

〔問題点を解決する為の手段〕

本発明の１つの実施態様に従えば、半導体ダイナミック
メモリデバイスは、フォールプツトタイプであるビット
ラインハーフの上の電荷を検出する為の差動センスアン
プを含んでいる。センスアンプは、相対立する２対のビ
ットラインハーフのうちの１つが選択される様に多重化
されている。

相対立する２対はプレイ（配列）の１方の側の上のプリ
チャージ及びアクテイブプルアツプ回路を共有し、又反
対側の上の列出力ラインを共有している。かくして、こ
の多重サーキットリは単にセンスする為に１方の側又は
もう１方の側を選択する為だけではなく、センスアンプ
の１方の側ともう１方の側との間でやり取りされるプリ
チャージ及びブースト電圧又は読取り／書込みデータを
結合する為にも働く。アクティブプルアップ回路は読取
り一変更−書込みサイクルの読取りと書込みの両方の部
分の中で起動される。しかしながら、プルアップ回路は
ダミーセルの側の上では起動されない。何故なら、ダミ
ーセルを復元させる為に用いられる電力は、ダミーセル
のキャパシタが常に放電される為に、浪費されてしまう
からである。

アクテイブプルアツプ回路を選択的に起動させる事によ
って、電力は次の２つのやり方で節約される。即ち、ダ
ミーセルが不必要に放電されず、又アクティブプルアッ
プ回路の中に用いられているデーストクロックトライバ
も回路の数の半分だけしか駆動しない。

〔実施例〕

第１図には本発明を用いた半導体メモリデバイスが示さ
れており、このデバイスはダイナミック１−トランジス
タメモリセルのアレイ（配列）１１を含むシリコンチッ
プ１０の中に形成されている。この実施態様ではアレイ
は”２５６Ｋ”或いは２６２，１４４個のセルを含んで
おり、これらのセルは、もし区分されていなかったとす
れば、５１２Ｘ５１２個のセルの正方形のプレイとなる
であろう。しかしながら、このアレイは８つのアレイ１
１ａ〜１１ｈに分けられており、これらの各々は１つの
ビットラインハーフ当り６４個のセル、或いは２ｘ２５
６ｘ６４＝３２．７６８個のセルを含む２５６０列（２
５６対のビットラインハーフ）を含んでいる。アレイと
アレイの間に配置された１行のデコーダ１２が、ライン
１４によって１組の行アげレスバッファ１３から受取ら
れた８ビツトの行アＹレスにもとづいて各々の象限（ｑ
ｕａｄｒａｎｔ　）　（１（１２）４０行４つ）の中の
２５６から成る１行を選択する。１（１２）４から成る
４列の選択は、ライ／１７を介して８つの列バッファ１
６から８ビツトの列アドレスを受取るＹデコーダ１５に
よって行なわれる。９つのアげレス入力端子１８から成
る１組がライン１７を介して行及び列のバッファ１３及
び１６へ接続される。９つのアドレス入力端子１８から
成る１組がライン１９によって行及び列のバッファ１３
及び１６へ接続される。このアドレスは多重化されてい
る。

行アドレスは、行アドレスストロープ信号ＲＡＳがゼロ
へ降下するとケートを通ってバッファ１３の中へ入り、
又列アドレスは、列アドレスストロープ信号ＣＡＢがゼ
ロへ降下するとゲートを通ってバッファ１５の中へ入る
。石及びＣＡＢ信号は端子２０によって読取り／書込み
コントロールＷと共にチップへ加えられ、これらの信号
はすべて、内部クロックのすべてを生み出すクロック発
生器２１へ接続される。通常＋５ＶＤＣの供給電圧Ｖｄ
ｄ。

及びアースＶｓａも又外部端子２０によってチップ１０
へ加えられる。１ぎットデータ入力端子２２と１ビツト
データ出力端子２３は人出力バツファ及びコントロール
回路２４へ接続される、４つの中から１つを選択する列
セレクタ２５は入出力コントロール２４を列デコーダか
ら来る４組の２重レール入出力ライン２６の中の１つへ
接続する。

このセレクタ２５はライン２７によってバッファ１６か
らの２つの列アドレスビットを受取る。半導体チップ１
０は第２図に示されている様に１６２ンのデュアルイン
ラインパッケージ２８の中にマクントされている。チッ
プ１０の上のポンディングパッドは、標準的なやり方に
従って、ワイヤによって１６本のｔン２９の為の内部パ
ッドへ接続される。勿論、第２図のセラミックパッケー
ジの代わりにプラスチックパッケージ又はチップキャリ
アを用いる事が出来る。

第３図にはこのメモリデバイスの動作がタイミングダイ
ヤグラムの形で図示されている。読取り動作の場合、Ｗ
信号は高に留まり、図に示されているインターバルの間
はアドレスが端子１８の上で有効であり、又匝及び画信
号が降下した後の期間の間はデータが出力端子２３の上
で有効である。別の時には、出力バッファ２４が出力端
子２３を高インぎ−ダンス状態に保持する。杏込み動作
はＷが低下する事によって知らされるが、この場合には
入力端子２２の上のデータは指示された期間の間有効で
なければならない。データ出力端子２３は高インピーダ
ンス状態に留まる。ページモード動作は、ｉが低（留ま
り且つＣＡＳがデートを通って列アドレスのシーケンス
の中へ入ル為に傭環される時に定義される。ページモー
ド動作は、ここでは読取りの場合が示されているが、書
込みの場合にもなり得る。読取り＝変更＝書込み動作は
、第３図に示されている様に、Ｗ信号が降下した時にｉ
が低下した後でしかしｉと回が上昇する前に、行なわれ
る。リフレッシュ動作はＲＡＳの前にＣ’ＡＳが降下す
る時に行なわれ。

この場合には内部カウンタが、ホワイト及びラオに対し
て付与され、テキサス・インスツルメンツ社に対して譲
渡された米国特許第４，２０７．６１８号及び第４，３
４４，１５７号に従って、行アドレスをデコーダ１２に
対して供給する。リフレッシュの為には列アドレスは必
要ではない。

第４図には第１図のメモＩＪ　ｐバイスを使用したマイ
クロプロセッサシステムが図示され℃いる。

このシステムのＣＰＵを形成しているマイクロプロセッ
サ３０は、例えばテキサスーインスツルメンツ社によっ
て作られた９９００型、モトローラ社によって作られた
６８００又は６８０００型、或いはインテル社によって
作られた８６００型とする事が出来る。この例の中では
８ビツトのデータバスが取扱われているが、１６ビツト
等のその他のアーキテクチュアも適当である。チップ１
０のうちの８つが並列で用いられ、２５６にバイトの読
取り／８込みメモリをもたらしている。８つのメモリチ
ップ１０はメモリコントローラ３１及びアドレスバス３
２を通じてマイクロプロセッサ３０へ結合されたアドレ
ス端子１８を有している。

メモリコントローラ３１は部品番号ＴＭＳ　４　Ｑ　５
　Ｑ　。

等の下に開架的に人手する事が出来、アドレスを多重化
し、■及びＣＡＢを生み出し、又リフレッシュアドレス
を生み出す為に働く。

チップ１００分離したデータイン及びデータアウト端子
２２及び２３は在来のデータラッチ３３（メモリコント
ローラの１部）と８ビツト双方向データバス３４によっ
てマイクロプロセッサ３０へ結合されている。マイクロ
プロセッサ３０からのコントロール信号出力３５はこの
マイクロプロセッサのメーカー及び型式又は部品番号に
応じて通常データバスイネープルＤＥＮ、メモリイネー
ブルＭＥＮ　、アドレスラッチＡＬＡＴＣＨ、アドレス
ラッチイネーブル■、読取りＲＤ、を込みＷＲ１読取り
／書込みＲ／　Ｗ又はＷ、有効メモリアドレス■仏、ア
ドレスストロープＡＳ、データストロープＤ８．等と呼
ばれている。これらはデバイス１０のコントロール端子
（ＲＡＳ、　ＣＡＢ、　Ｗ）と同じではない。マイクロ
プロセッサ又は３８のコントロール出力３４はメモリチ
ップ１０のコントロール信号ＲＡＳ　、　ＣＡＳ、及び
ｉを生み出す為に用いられ、コントローラ３１の中のデ
ータラッチ３３の為のコントロールを行なう。図中には
示されていないチップ選択コントロール信号Ｃ８は通常
、高い方のレベルのアドレスビットによってマイクロプ
ロセッサの外部で生み出される。しかしながら、この例
では論理アドレスレンジは１８ビツトであると考えられ
るので、９ビツトの行と列のアドレスが単に多重化だけ
によってバス３２の上の１８ビツトアドレスから生み出
される。同様に、ＲＡＳ　ＩＪフレッシュコントロール
の前のＣＡＳはメモリコントロール３１の中のタイマを
用いて外的に生み出され得るし、或いはそれはマイクロ
プロセッサ３０によってコントロールされ得る。

プロセッサ３０は、命令レジスタ３８の中の命令にもと
づいて動作を確定する為の内部指令信号及びメモリコン
トロール信号３５を生み出す為のコントロール信号復号
サーキットリ３９と共に、ＡＬＵ　３６　、レジスタフ
ァイル３７、及び命令レジスタ３８を含んでいる。プロ
グラムカウンタ４０は次の命令のアドレスを含んでおり
、又このアドレスは、データバス３４によって命令レジ
スタ３８へ送り返されるべきメモリ１０からの次の命令
ワードをフェッチする為にアドレスバス３２によって送
り出される。プログラムカウンタは各々のフェッチの後
に増加されて次の命令のアドレスを作り出し、又分岐、
ベクトル割込み或いはその他の非逐次フェッチの場合に
は新しいアドレスが用いられる。同様に、メモリアドレ
スレジスタ４１はメモリ１０からフェッチされるべきデ
ータのアドレスを含んでいる。内部バス構造４２は、テ
キサス・インスツルメンツ社へ譲渡された米国特許第３
，７５７，３０６号の中に於けると同様、様様なエレメ
ントを結合する。

第１図に於いて、２５６にビットのアレイ１１は８つの
ブロック１１ａ−１１ｈへ分割されている。各々のブロ
ックは３２にのセルを含んでいる。

各々の１対のブロックの間には２５６個１．紹のセンス
アンプが配置されており、センスアンプは合計１（１２
）４個となり、又各々のセンスアンプは多重化されてい
る。各々の１対の♂ットラインノ九−フに対してセンス
アンプ１個とする代わりに、各各ノセンスアンプ４５は
、センスアンプの左側に１対又は右側に１対の、２対の
ビットラインハーフのいずれかへ選択的に接続される。

ダミーセル４６の行はアレイブロック１１ａ〜１１ｈの
、センスアンプから最も遠い外側のエツジの上に配置さ
れている。１組のプリチャージデバイス４Ｔと１組のア
クティブロードデバイス４８が１１ａ及び１１ｂ、１１
ｅ及び１１ｆ１等の各にの対のゾロツクに対して用いら
れている。かくして、アレイブロック１１ｂの中のビッ
トラインはブロック１１ａのビットラインとセンスアン
プ４５とを通じてプリチャージされる。同様に、４対の
データ入出力ライン２６とこれに関連するＹデコーダ１
５はアレイゾロツク１１ｂ、１１ｃ、１１ｆ。

及び１１ｇの内部エツジの上だげに配置されているので
、データはセンスアンプ及び相対立していルヒットライ
ンハーフを通過する事によって外側のブロック１１ａ、
１１ｄ、１１ｅ、及び１１ｈから読取られ或いはこれら
のブロックの中へ書込まれる。

第５図の詳細な回路図に於いて、各々のセンスアンプ４
５は交差結合された１対のｒライバトランジスタ５０か
ら構成されており、これらのトランジスタのドレンはセ
ンスノード５１及び５２へ接続され又ソースは１つの共
通接地ノード５３へ接続されている。ノーｒ５１及び５
２は左側では１対のトランジスタ５６によって１対のビ
ットラインハーフ５４及び５５へ接続され又右側では１
対のカップリングトランジスタ５９によって１対のビッ
トラインハーフ５７及び５８へ接続されている。１−ト
ランジスタ型のメモリセル６０が図示されている様にビ
ットラインハーフ５４．５５．５７．５８へ接続されて
いる。各々のセルにはアクセストランジスタ６１と記憶
コンデンサ６２が含まれている。これらのセルは好まし
くは、１９８０年３月２１日に提出され、テキサス・イ
ンスツルメンツ社に対して譲渡された米国特許出願第１
３３，３７６号の中に図示されている様により高い導電
率の為のメタルビットラインを使用している。各々のセ
ル行の中の６４個のすべてのアクセストランジスタ６１
のｒ−トはすべて左伸の行ライン６３又は６４（或いは
右側では６５又は６６）へ接続されている。６４個のセ
ル６０が各各のビットラインハーフ５４．５５、等へ接
続されている（但し、図には唯１個だけしか示されてい
ない）。かくして、アレイゾロツク１１ａの中には６４
０行ライン６３と６４の行ライン６４がある。第５図に
示されている回路は２個のセンスアンプと４対のビット
ラインノ・−７５４及び５５を有しているが、１１ａ及
び１１ｂの様な各々の対のブロックは２５６個のセンス
アンプ４５を含んでおり、１１ａ等の各々のブロックは
、１２８の行ライン６３及び６４と共に、２５６対のビ
ットラインハーフ５４及び５５を有している、と云う事
が理解されるであろう。

ダミーセルの行４６は、フルサイズの、即ち、記憶コン
デンサ６２と同じサイズの、共有コンデンサ７０から成
り立っている。コンデンサ７０は、アクセストランジス
タ７１によって隣接する列の中の５４又は５５等の、対
応する２つのビットラインハーフへ接続されている。ダ
ミーコンデンサＴＯは、ｒ−トに加えられたプリチャー
ジクロックΦＳを持つトランジスタ７２によってプリデ
ィスチャージされている。ビットライン５４の為のダミ
ーセル行の為のアクセストランジスタ７１のゲートはダ
ミー行アドレスライン７３へ接続されているのに対して
、ライン５５の為のダミーセルの為のアクセストランジ
スタ７１はダミーアドレスラインＴ４へ接続されている
。これに対して、右手側では、ダミーセルアドレスライ
ン７５及びＴ６はダミーモルト２／ジスタの行へ接続さ
れている。行デコーダ１２は、行アドレスライン６３．
６４．６５、又は６６のいずれが選択されるかく応じて
４つのダミーセルアドレスライン７３．７４．７５、又
は７６のうちの１つを選択する。

例えば、読取られるべきセル６０が左上部にあるとする
と、行ライン６３が高くなり（ｆｆ１が高くなる）、又
ダミーアドレスラインＴ３が高くなる（ＸＤｌ）。この
場合には、七ンスノーセ５１がビットラインハーフ５４
へ接続され、メモリセルコンデンサ６２の中に記憶され
ているビットを受取るのに対して、ダミーコンデンサ７
０はビットラインハーフ５５へ接続される。キャパシタ
ンス７０は２つのビットラインハーフ５５によって共有
されているので、各々のビットライン／Ｓ−７は、記憶
セルコンデンサ６２の中に記憶されたゼロによって引起
こされた大きさの半分だけドロップするであろう。ライ
ンＴ４は、隣接する列からの他のビットラインハーフの
上の電圧が選択されたビットライン　　　　　　　　゛
　肇呻吃吹ダ≠≠す峠叩に影響しない様に、ラッチング
動作が始まる前に低くならなければならない。

ビットラインハーフ５４．５５．５７、及び５８はすべ
て、左手−からはトランジスタ７８によってプリチャー
ジされ、且つトランジスタＴ９によって等化される。こ
れらのトランジスタはすべてｒ−）の上にプリチャージ
クロックΦ８を有している。トランジスタ５６及び５９
はすべて、このサイクルのプリチャージ部分の間共にＶ
（ｉｄよりも高いクロックの’Ｉ’１及びΦＴ２によっ
て０１１２にされるので、右側のビットラインハーフ５
７及び５８はずっと左側のこれらの回路４７からプリチ
ャージされ又等化され得る。

同様に、各々のビットラインの為のロードトランジスタ
８０を含むアクティブプルアップ回路４Ｂはすべて、プ
レイの各々のゾロツクの１方の側の上に配置されている
。これらのアクティブロードは、共にテキサス・インス
ツルメンツ社に対して譲渡された、ホワイト、マツクア
ダムス、及びレッドワインに対して付与された米国特許
第４．７０１．０８１号又はマッファリグずンダ、ホワ
イト、及び２オに対して付与された米国特許第４．２３
９．９９３号の中に開示されている様な機能をもたらす
。ロー２トランジスタ８０のｒ−トはトランジスタ８１
のソース＝ドレン経路によってぎットラインハーフ５４
又は５５へ結合されており、又これらのトランジスタ８
１のｒ−トはトラップ電圧Ｖ’ｔｒを有している。この
トラップ電圧はこのす°イクルのプリチャージ部分の間
Ｖｄｄよりも高いレベルに保持され、次いで、トランジ
スタ８０のデートでノード８２の上の電圧をトラップす
る為にこのサイクルの稼動部分の間Ｖｄｄよりもおよそ
２ｖｔ低いレベルへ低下する。ブーストクロックΦｂが
ＭＯ８／７”−トコンデンサ８３によってこれらのノー
ド８２へ印加され、このクロックはラッチトランジスタ
５０の中でラッチ動作が開始された時に高くなる。ゼロ
へ向かうビットラインハーフはノード８２をディスチャ
ージする為に十分に低く落ちてしまっているであろう。

従ってΦｂが起きた時にこのロードトランジスタ８０は
ＯＮにならないであろう（かくして電力が節約さ　。

れる）が１へ向かう側ではノード８２はΦｂによつてＶ
ｄｄよりも高いレベルヘデーストされるので、このビッ
トラインハーフはロードトランジスタ８０を通る電流に
よって再びＶｄｄへ引上げられる。

列アドレスによって選択された右手側のビットラインハ
ーフ５７及び５８は、ライン８６によって７７’−）に
対して加えられた列デコード出力を持つトランジスタ８
５によってデータ及びデータバーライン４６へ接続され
ている。この列デコーダ１５は、アレイ１１の各々の象
限の為の６４の出力ライン８６を持っており、従って、
与えられた９ビツトのＹアドレスについて見れば、２５
６本のライン８６のうちの１本が高くなり、他のすべて
は低に留まる。かくして、可能な２対のビットラインハ
ーフ（５４及び５５、又は５７及び５８）が選択され、
これらの２対の間の選択は、９番目Ｘアドレスビットに
よって定義されるΦＴ１、ΦＴ２クロックによっている
。かくして、与えられたサイクルの中では、５１２０列
の中の１つが最終的にライン４６へ結合される。

センスアンプ４５を２対のビットラインハーフ５４及び
５５、又は５７及び５８の間に配置する事とセンシング
の間使用されていないラインを効果的に隔離する事によ
ってビットラインのキャパシタンスが２分の１に減少さ
れ、かくしてビットラインハーフの上で生み出される信
号が倍加される。隔離はΦＴ１又はΦＴ２のいずれかを
アースへ引下げ、残った方を前のサイクルからのデース
トされたレベルのま〜にしておく事によってなされる。

２対のビットラインハーフの間にセンスアンプ４５を配
置する事によってもたらされるもう１つの利点は、入出
力ライン４６がこの際には１対のビットラインハーフの
端部へ接続されるので、ビットラインハーフ５７及び５
８のキャパシタンスが、列デコーダｉ５から何らかのノ
イズが入って来てもそれがセンスアンプ４５自身に達す
る前に減衰させる為のフィルタとして働くと云う事であ
る。このフィルタリング作用はデコーダ１５からの信号
が、センスアンプ４５のラッチング作用を乱す傾向無し
にセンシングの間より早くライン８６の上に達する事を
可能にする。このクリティカルタイミングの減少はその
ま〜このデバイスのアクセス時間の減少となって現われ
る。

ダミーセルコンデンサ７０は隣接しているｔットライン
対相互間で共有されており、これによって、ダミーセル
のキャパシタンス７０１かくしてレイアウトのサイズを
、記憶コンデンサ６２のサイズと等しくする事が出来る
様になる。逆にこの事がパターニングの問題や、モート
・エンクローチメント又はフィールド・インブラント・
エンクローチメントに起因する記憶セルとリファレンス
セルとの間の差異を回避させる。

センスアンプ１５から最も遠いアレイブロックの外側の
上にダミーセル４６の行を配置する事によってセンシン
グの速度が高められる。何故なら。

ゼロを読取る際に通常見られる逆方向の初期信号が大い
に減少されるからである。

８ｇ６図には、読取りサイクルの場合のすべての主要な
りロックに対するタイミング波形が示されている。ΦＴ
１及びΦＴ２の波形に注意する事。これらの波形は共に
先行サイクルからＶｄｄの上ヘデーストされている。こ
の場合、第５図の左側のセルは読取りの状態にあり、従
ってΦＴ２は右手側のビットラインノ−−フを隔離する
為にアースへ降下する。次いでワードラインがｘＷｌ又
はＸＷ　１によってＯＮにされ、Φ８Ｌが降下すると共
にセンシングが始まる。ダミーワードライン７３、等、
はセンシングがなされると共にＯＦＦとなる。ダミーセ
ルは隔離されなければならない。何故ならこれらのセル
は反対側のデータを読取っている事があり得ろビットセ
ンスライン相互間で共有されているからである。

センシングが完了されると共にΦＴ２は再びＶｄｄへ引
上げられ、そこでΦＴ１と等化される。

この動作は入出力ライン４６に対して右手側のビットラ
インハーフ全体にわたって読取りデータを広げる為に始
まる。第３図に於いて、ΦＴ１とΦＴ２はこのサイクル
の稼動部分の中で活発にデーストされる。しかし、この
デーストは必要ではない。何故ならΦＴ１及びΦＴ２は
、このサイクルのプリチャージ部分の中でＶｄｄ迄チャ
ージされる際にビットラインによって自己ブーストされ
るからである。転送デバイス５６及び５９を介するこの
自己デーストは４つのビットラインハーフ５４．５５．
５７、及び５８のすべてが遠い左側のビットラインハー
フからプリチャージされる事を可能にするメカニズムで
ある。ＶｄｄＱ上ヘデーストされたΦＴ１及びΦＴ２と
メタルビットラインのアーキテクチュアとＫよって、右
側のハーフがトランジスタ５６及び５７を通じて非常に
容易に等化され且つＶｄｄ迄チャージされる。

クロック＠Ｔ１及びΦＴ２は読取りサイクルの場合は活
発にデーストされる必要はない。しかしながら、誉込み
起動されたアクティブロード４８の時には、ΦＴ１及び
ΦＴ２は書込みサイクルの場合にもブーストされる必要
はない。何故ならアクティブロード４８はビットセンス
ラインを完全なＶｄｄレベル迄引上げる事が出来るから
である。

第３図は又読取り＝書込み、又は読取り＝変更＝書込み
サイクルの場合の波形をも示している。

この波形と読取りサイクルとの間の唯１つの相違はブー
ストクロックのデースト波形にあると云う事に注意する
事。書込み動作が開始されるとΦｂは、センスアンプ４
５が新しいデータによってラッチされ次いで再び高いビ
ットラインを完全なりｄｄレベルへ引上げる為に作動す
る為に十分長い間、アースへ引張られる。初期の書込み
サイクル時間は、Φｂは完全に書込みコントロール信号
の下へ降下し、従って１回だけしかパルス化されないで
あろう。アクティブロード４８を起動する事によって、
書込みタイミング並びに信号ブーストに対する負担が大
いに軽減される。何故なら、左側のビットラインハーフ
の為の完全なＶｄｄレベルは入出力ライン４６から完全
に書込まれる必要はなく、デーストされるべく残されて
いるのは列デコード信号だけだからである。

書込み起動されるアクティブロード４Ｂを用いる事によ
ってもたらされるもう１つの大きな利点はページモード
動作にある。ページモーＶの中の連続書込みサイクルの
間、すべてのビットラインハーフは、その時の特定のサ
イクルの下でアクセスされているハーフを除いて、浮動
状態に残されている。高レベルは１０マイクロセカンド
と云う指定されたＲＡＳの最長低時間の間に著しく漏出
してしまう事があり得る。しかしながら、書込み起動さ
れるアクティブロード４８によれば、アクティブロード
が高側のビットラインハーフの為のアクティブな停留を
もたらし、これＫよって、選択された記憶セル６０の中
へ１弱い”或いは劣化され°た高レベル信号が書込まれ
る可能性を除去する。

ビットラインハーフ対相互間で共有されているダイナミ
ック差動センスアンプが説明された。書込み起動される
アクティブロード４８の使用によって、共有されたセン
スアンプに結び付けられている伝統的な書込みタイミン
グの問題の多くが回避された。適当なタイミングクロッ
クを用いる事によって、単にセンスアンプ４５だけでな
く、プリチャージサーキットリ４７、アクティブロード
４８、及びダミーセルフ０をも共有にする事が可能とな
り、これらのものすべてがチップ面積を節約させ、それ
によって密度を高めさせる。

しかし、最も重要な事はこのデバイスの速度の短縮であ
る。書込み起動されるアクティブロードの使用によって
、クリティカル領域内に於ける書込みタイミングとデー
タ伝播時間とが著しく改善された。アクセス時間も又わ
ずかに改善され、ライン８６の上の列デコーダ信号がよ
り早く現われる事を可能にし、又更にアレイの外側の上
にダミーセルを配置する事によって、純センシング時間
が改善される。

書込み起動されるアクティブロードはクリティカルな書
込みタイミングを改善するので、書込み動作は読込み動
作と同じサイクル時間で行なわれ得る。

注目すべき事は、Φｂ１とΦｂ２が遅延回路を共有して
おり、この事が両者の間にタイミング差の無い事を保証
し、パターン感度の問題を回避させていると云う事であ
る。

第７図には、ライン７３及び７４の為のダミーセルアド
レス電圧ＸＤ　１及びＸＤ　１を生み出し、又デースト
クロックΦｂ１及びΦｂ２を生み出す為の行デコーダ１
２に関連する回路が図示されている。

ここではＡとして言及されている、ライン１４の上の行
アドレスバッファ１３からのアドレスビットの１つとそ
の補数Ａがデコーダ回路９０．９１．９２、及び９３の
中でＸＤ　１又はＸＤ　１を選択する為に、並びにΦｂ
１又レエしｂ２を選択する為に用いられている。各々の
デコーダ９０又は９１はノード９５をプリチャージする
為に（ΦＳ等の）パークロックによって駆動されるプリ
チャージトランジスタ９４を使用しており、次いでトラ
ンジスタ９６のソースとデートの上に於けるＡとＡとの
組合わせが条件付きでこのノードをディスチャージさせ
る為に用いられている。かくして、トランジスタ９７は
夕゛ミーアドレスラインＸＤ　１又はＸＤｌに対して行
アドレスクロックΦＸ（遅延されたＲＡＳから導出され
る）を伝える（又は伝えない）であろう。Φによって駆
動されたトランジスタ９８はすべてのダミーセルアドレ
スラインをプリディスチャージさせる。

第７図のブーストクロックジェネレータは２つの同一の
遅延段階を使用しており、１方はＡビットが１の時起動
され、もう１方はＡが１の時起動される。出力ノード１
０１及び１（１２）はトランジスタ１０３を通して（Φ
Ｓ等の）パークロックΦによってプリディスチャージさ
れ、次いで１方が、ノード１０４の上のΦ１ｎが高くな
ってから１定の遅延の後に高へ駆動される。Φ１ｎは遅
延によってＲＡ８　、等から定義される。トランジスタ
１０５は出力トランジスタ１０７のノード１０４とｒ−
トノード１０６の間に直列に入れられている。直列トラ
ンジスタ１０５０１つのｒ−）は遅延回路１０８からの
出力によって高の状態に残される。

遅延回路のノード１０９と１１０はΦによってプリディ
スチャージされ、次いでΦｉｎが高くなった時にノード
１１１が、トランジスタ１１２のノース＝ドレン経路の
ＲＣ時間定数とこのトランジスタのデートのキャパシタ
ンスとに依存する時間の後で、ディスチャージされる。

デコーダ９２及び９３は直列トランジスタ１０５のうち
の唯１つに対してしか導電する事を許さない。

ダイナミックＲＡＭの中の稼動サイクルの電力消費を次
の２つのやり方で著しく減少させる、復号されたアクテ
ィブプルアップの図式が説明された。

第１に、不要のアクティブゾルアツゾ回路は起動されな
い。第２に、ブーストクロックジェネレータの上のロー
Ｖ、又それによってΦｂ１及びΦｂ２の駆動トランジス
タ１０７のサイズが、２つの並列のクロック信号を生成
し、与えられたサイクルの中ではそのうちの１つだけを
アクティブとする事によって実際上２分の１にカットさ
れる。この第２の電力節約は、クロックトライバトラン
ジスタのサイズが考慮される時に重要となる。ブースト
クロックジェネレータはアクティプサイクルの電流に有
意のぎ−クを与える。この図式は最小の追加サーキツ）
　ＩＪを用い且つ他の領域に何らの性能の低下をもたら
す事無しに実現される。

本発明のこの特徴によれば、各々のビットラインの為の
ロードトランジスタ８０を含むアクティブゾルアツゾ回
路４８はアレイの各々のブロック対の１方の側の上に配
置され（両方のブロックによって共有され）、又これら
の回路１１選択的に起動される。記憶セルの側の上のビ
ットラインについてはアクティブプルアップがブースト
クロックΦｂを受取るが、ダミーセルの俳で１１受取ら
な〜・。

隣接するビットライン相互間でダミーセルコンデンサ７
０を共有する事によって、ダミーセルのキャパシタンス
７０を、かくしてレイアウトのサイズを、記憶コンデン
サ６２のそれと等しくする事が可能となり、パターニン
グの問題や、モート・工・ンクローチメント又はフィー
ルド・インブラント・エンクローチメントに起因する記
憶セルとリファレンスセルとの間の差異を回避する事カ
ζ出来る。

【図面の簡単な説明】

第１図は本発明の特徴を用（・た半導体メモ１）デバイ
スの電気的略ブロック図、第２図％ｉ第１図の図は第１
図のデバイスを使用したブロック図、第５図は第１図の
メモリアレイサーキットリの詳細な電気ダイアグラム、
第３図は第１図と第５図のデバイスの動作の際の電圧又
は事象対時間のグラフ図、又第７図は第１図と第５図の
デバイスの中のアクティブプルアップ回路を選択する為
のデコーダ回路の略図、である。 １０・・・・・・シリコンチップ、１１・・・・・・ダ
イナミック　１−トランジスタメモリセルのアレイ、１
２・・・・・・行−ｖ”ｒ−／、１３・・・・・・行ア
Ｐレスバッファ、１４・・・・・・ライン、１５・・・
・・・Ｙデコーダ、１６・・・・−・列バッファ、１７
・・・・・・ライン、１８・・・・・・アドレス入力端
子、１９・・・・・・ライン、２０・・・・・・外部端
子、２１・・・・・・クロック発生器、２２・・・・・
・１ビツトデータ入力端子、２３・・・・・・１ビツト
データ出力端子、２４・・・・・・入出力コントロール
回路、２５・・・・・・１オデ４−列セレクタ、２６・
・・・・・２重レール入出力ライン、２７・・・・・・
ライン、２８・・・・・・１６ピンのデュアルインライ
ンパッケージ、２９・・・・・・ピン、３０・・・・・
・マイクロプロセッサ、３１・−・・・メモリコントロ
ーラ、３２・・・・・・アドレスバス、３３−・・・・
・データラッチ、３４・・・・・・８ビツト双方向デー
タバス、３５・・・・・・コントロール信号出力、３６
・・・・・・ＡＬＵ（算術論理演算ユニット）、３７・
・・・・・レジスタファイル、３８・・・・・・命令レ
ジスタ、３９−−−−−コントロールデコードサーキッ
トリ、４０・・・・・・プログラムカウンタ、４１・・
・・・・メモリアぜレスレジスタ、４２−−−−−−内
部バス構造、４５・・・・・・センスアン°デ、４６・
−・・・・ダミーセル、４Ｔ・・・・・・プリチャージ
デバイス、４８・−・・・・アクティブロードデバイス
、５０・・・・・・交差結合ドライバトランジスタ、５
１．５２・・・・・・センスノード、５３−・・・・・
共通接地ノード、５４．５５・・・・・・ビットライソ
ノ１−フ、５６・・・・・・トランジスタ、５７，５Ｂ
・・・・・・ビットラインノー−７，５９・・−・・・
カップリングトランジスタ、６０・・・・・・１−トラ
ンジスタ型メモリセル、６１・・・・・・アクセストラ
ンジスタ、６２・・・・・・記憶コンデンサ、６３．６
４；６５．６６・・・・・・行ライン、ＴＯ・・・・・
・共、有コンデンサ、７１・・・・・・アクセストラン
ジスタ、７２・−・・・−トランジスタ、７３，７４，
７５，７６・・・・・・ダミーセルアドレスライン、７
Ｂ、７９・・・・・・トランジスタ、８０・・・７・・
ロードトランジスタ、８１−・−・・・トランジスタ、
８２・・・・・・ノード、８３・・・・・・ＭＯ８？−
トコンデンサ、８５・・・・・・トランジスタ、８６・
・・・・・ライン、９０，９１，９２．９３・・・・・
・デコーダ回路、９４・・・・・・プリチャージトラン
ジスタ、９５・・・・・・ノード、９６，９７・・・・
・・トランジスタ、１０１．１（１２）・・・・・・出
力ノード、１０３・・−・−・トランジスタ、１０４・
・・・・・ノード、１０５・・・・・・トランジスタ、
１０６・・・・・・ゲートノー）”、１０７・・・・・
・出力トランジスタ、１０８・・・・・・遅延回路、１
０９．１１０．１１１・・・・・・ノード、１１２・・
・・・・トランジスタ、ＲＡＳ・・・・・・行アドレス
ストロープ信号、面・・・・・・列アドレスストロープ
信号、Ｗ・・・・・・読取り／書込みコントロール、Φ
Ｂ・・・・・・プリチャージクロック、ΦＴ１．ΦＴ２
・・・・・・クロック、Φｂ・・・・・・ブーストクロ
ック、Ｖｔｒ・・・・・・トラップ電圧、　Ｖｄｄ・・
・・・・供給電圧、Ｖｓｓ・・・・・・アース。

Claims (18)

【特許請求の範囲】
1. （１）ダイナミック半導体メモリデバイスにして、各々
   の行の中のすべてのセルが１つの行ラインへ接続され且
   つ各々の列の中のすべてのセルが１つの列ラインへ接続
   され、各々の列ラインが２つの列ラインハーフに分割さ
   れ、各々の列の為の２つの列ラインハーフが並列して配
   置され又行ラインがインタリーブされている、メモリセ
   ルの行と列の配列、 各々のセンスアンプが１対のセンスノードを持ち、各々
   のセンスアンプが第１と第２の対のカツプリングトラン
   ジスタによつて２つの分離した列の為に多重化されてお
   り、第１の対が１つの列の為の列ラインハーフを上記セ
   ンスノードへ接続し又もう１方の対がもう１方の列の為
   の列ラインハーフを上記センスノードへ接続している、
   複数の差動アンプ； 各々のセンスアンプの為の１対のアクテイブプルアツプ
   ロード回路の各々が、センスアンプの１方の側の上の上
   記の１つの列の為の列ラインハーフの１つへ接続されて
   いるが、このセンスアンプのもう１方の側へは接続され
   ていない、各々のセンスアンプの為の１対のアクテイブ
   プルアツプロード回路； 書込みサイクルの間に上記の第１と第２の対の両方のカ
   ツプリングトランジスタを起動し又、第１と第２の対の
   両方のロードトランジスタが起動されている間に上記の
   アクテイブプルアツプロード回路を起動する為のタイミ
   ング手段； を含む事を特徴とするダイナミック半導体メモリデバイ
   ス。
2. （２）入出力コンダクタ手段が、上記アクテイブプルア
   ツプロード回路からのセンスアンプの反対側の上の上記
   のもう１つの列の為の上記の列ラインハーフに対しての
   み結合されている事を特徴とする、特許請求の範囲第１
   項記載のデバイス。
3. （３）プリチヤージ兼等化回路がセンスアンプの上記の
   １方の側の上では上記の列ラインハーフへ接続されてい
   るが上記のもう１つの側の上では接続されていない事を
   特徴とする、特許請求の範囲第１項記載のデバイス。
4. （４）上記の１つの列と上記のもう１つの列がセンスア
   ンプの互いに対立する側の上に配置されている事を特徴
   とする、特許請求の範囲第１項記載のデバイス。
5. （５）ダイナミック半導体メモリデバイスにして、各々
   の行の中のすべてのセルが１つの行ラインへ接続され且
   つ各々の列の中のすべてのセルが列が１つの列ラインへ
   接続され、各々の列ラインが２つの列ラインハーフに分
   割されている、メモリセルの行と列の配列、 各々のセンスアンプが１つの列の為の列ラインハーフへ
   接続された２つの入力を持つている、複数の差動センス
   アンプ； １対のアクテイブプルアツプロード回路の各々が上記の
   列の為の列ラインハーフの１つへ接続されている、各々
   のセンスアンプの為の１対のアクテイブプルアツプロー
   ド回路； １つの読取り＝書込みサイクルの間に２回上記のアクテ
   イブプルアツプロード回路を起動させる為のタイミング
   手段； を含む事を特徴とするダイナミツク半導体メモリデバイ
   ス。
6. （６）上記のアクテイブプルアツプロード回路が上記サ
   イクルの間に１度目ではなく２度目に起動された時に、
   入出力コンダクタ手段が上記の列ラインハーフへ結合さ
   れる事を特徴とする、特許請求の範囲第５項記載のデバ
   イス。
7. （７）プリチヤージ兼等化回路も上記の列ラインハーフ
   へ接続されている事を特徴とする、特許請求の範囲第５
   項記載のデバイス。
8. （８）ダイナミック読取り／書込みメモリデバイスに於
   いて、 １対の差動センスノードを持つセンスアンプ、各々が、
   各々のビツトラインへ結合された複数の１トランジスタ
   メモリセルを持つ第１と第２の対のビットライン、 上記センスノードを上記の第１と第２の対のビツトライ
   ンへ選択的に接続する為の第１と第２のカップリング手
   段、 上記の第１の対のビツトラインへ選択的に結合された１
   対のデータ入出力ライン、 上記の第２の対のビツトラインへ結合された１対のアク
   テイブプルアツプ回路、 動作サイクルの中で１回目にアドレスに応答して、第１
   の対と第２の対のビットラインの両方ではなくいずれか
   １方の上の上記メモリセルの１つを起動する為の手段、 上記アドレスによつて選択された上記の１回目に先立つ
   て第１の対と第２の対のビットラインのもう１方の為の
   上記カツプリング手段を作動停止させる為の手段、 上記サイクルの中の上記の第１回目の後の第２回目に上
   記センスアンプを起動させる為の手段、第２回目の後の
   第３回目に第１の対と第２の対のビットラインのもう１
   方の方の為の上記カップリング手段を起動させる為の手
   段、 上記サイクルの中の上記の第３回目の後の第４回目に上
   記の対のアクテイブプルアツプ回路を起動する為の手段
   。
9. （９）特許請求の範囲第８項記載のデバイスに於いて、 上記の第２の対のビツトラインへ結合され且つ上記動作
   サイクルに先立つプリチヤージサイクルの中で起動され
   るプリチヤージ兼等化手段。
10. （１０）特許請求の範囲第８項記載のデバイスに於いて
    、 上記の第１の対のビットラインを上記の対のデータ入出
    力ラインへ接続する為のもう１つのアドレスに対する反
    応手段。
11. （１１）特許請求の範囲第１０項記載のデバイスに於い
    て、 第１の対の上記のビットラインが、センスアンプの１方
    の側の上に物理的に配置されており、又第２の対の上記
    のビットラインがセンスアンプのもう１方の側の上に物
    理的に配置されている事、を特徴とするデバイス。
12. （１２）ダイナミック半導体メモリデバイスにして、各
    々の行の中のすべてのセルが１つの行ラインへ接続され
    且つ各々の列の中のすべてのセルが１つの列ラインへ接
    続され、各々の列ラインが２つのビットラインに分割さ
    れ、各々の列の為の２つのビットラインが並列して配置
    され又行ラインがインタリーブされている、メモリセル
    の行と列の配置、 各々のセンスアンプが１対のセンスノードを持ち、各々
    のセンスアンプが第１と第２の対のカツプリングトラン
    ジスタによつて２つの分離した列の為に多重化されてお
    り、第１の対が１つの列の為のビットラインを上記のセ
    ンスノードへ接続し又もう１方の対がもう１方の列を上
    記のセンスノードへ接続している、複数の差動アンプ； 各々のセンスアンプの為の１対のアクテイブプルアツプ
    回路の各々が、センスアンプの１方の側の上の上記の１
    つの列の為のビットラインの１つへ接続されているが、
    このセンスアンプのもう１方の側へは接続されていない
    、各々のセンスアンプの為の１対のアクテイブプルアツ
    プ回路；アクテイブサイクルの間に上記の第１と第２の
    対の両方のカツプリングトランジスタを起動し又、第１
    と第２の対の両方のロードトランジスタが起動されてい
    る間に、選択されたメモリセルを含むビットラインの為
    の上記のアクテイブプルアツプ回路を選択的に起動させ
    る為のタイミング手段；を含む事を特徴とするダイナミ
    ック半導体メモリデバイス。
13. （１３）入出力コンダクタ手段が、上記のアクテイブプ
    ルアツプロード回路からセンスアンプの反対側の上の上
    記のもう１つの列の為の上記のビットラインに対しての
    み結合されている事を特徴とする、特許請求の範囲第１
    ２項記載のデバイス。
14. （１４）プリチヤージ兼等化回路がセンスアンプの上記
    の１方の側の上では上記のビツトラインへ接続されてい
    るが上記のもう１方の側の上では接続されていない事を
    特徴とする、特許請求の範囲第１３項記載のデバイス。
15. （１５）上記の１つの列と上記のもう１つの列がセンス
    アンプの互いに対立する側の上に配置されている事を特
    徴とする、特許請求の範囲第１３項記載のデバイス。
16. （１６）ダイナミック半導体メモリデバイスにして、１
    つの行ラインへ接続された各々の行の中のすべてのセル
    と１つの列ラインへ接続された各々の列の中のすべての
    セルを持ち、各々の列ラインが２つのビットラインに分
    割されている、メモリセルの行と列の配置、 各々のセンスアンプが、１つの列の為のビツトラインへ
    接続された２つの入力を持つ、複数の差動センスアンプ
    ； 各々のセンスアンプの為の１対のアクテイブプルアツプ
    回路の各々が上記の列の為のビットラインの１つへ接続
    されている、各々のセンスアンプの為の１対のアクテイ
    ブプルアツプ回路； ダミーセルの側の上ではなく記憶セルの側の上の１ゴー
    イング・ビットラインの為だけのアクティブサイクルの
    間上記のアクテイブプルアツプ回路を選択的に起動する
    為の復号されたタイミング手段； を含む事を特徴とするダイナミック半導体メモリデバイ
    ス。
17. （１７）上記のアクテイブプルアツプ回路が起動された
    時に、入出力コンダクタ手段が上記のビツトラインへ結
    合される事を特徴とする、特許請求の範囲第１６項記載
    のデバイス。
18. （１８）プリチヤージ兼等化回路も上記のビツトライン
    へ接続される事を特徴とする、特許請求の範囲第１６項
    記載のデバイス。