KR890001311B1 - 다이나믹 메모리용 리프레시 생성기 시스템 - Google Patents

다이나믹 메모리용 리프레시 생성기 시스템 Download PDF

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KR890001311B1 KR1019840006748A KR840006748A KR890001311B1 KR 890001311 B1 KR890001311 B1 KR 890001311B1 KR 1019840006748 A KR1019840006748 A KR 1019840006748A KR 840006748 A KR840006748 A KR 840006748A KR 890001311 B1 KR890001311 B1 KR 890001311B1
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

내용 없음.

Description

다이나믹 메모리용 리프레시 생성기 시스템
제 1 도는 마이크로컴퓨터의 메모리 어드레싱 시스템의 블럭선도.
제 2 도는 제 1 도의 어드레싱 스시템이내에서 메모리 리프레스 시스템의 상세한 블럭선도.
제 3 도는 제 2 도 시스템의 입력과 출력신호를 나타내고 있는 파형선도.
* 도면의 주요부분에 대한 부호의 설명
1 : 마이크로 프로세서 2 : 어드레스 유니트
3 : 다이나믹 랜덤 억세스 메모리(DRAM) 4 : 메모리 제어기
5 : 메모리 리프레시 유니트 6 : 타이머
7 : 클럭 19 : 제어기/레지스터 회로
22 : 복식 플립플롭 회로
본 발명은 다이나믹 메모리의 자동 리프레싱을 제공하기 위한 리프레시 생성기 시스템에 관한 것이다.
근래 연산 처리시스템, 특히 마이크로컴퓨터에서 사용된 DRAM들이 용량성 셀상의 충전 상태에 의해 데이타를 충전한다. 상기 셀은 열과 행 구동 내구 기간과 더불어 마트릭스 구조로 배열되며 RAS(행 어드레스 스트로브)신호와 함께 열 어드레스에 의해 뒤가 이어지는 CAS(행 어드레스 스트로브)신호와 함께 행 어드레스를 우선 인가함으로써 개별적으로 선정된다. 행이 어드레스 될 때마다, 판독용이든지 혹은 수록용이든, 모든 셀내의 행은 리프레시 된다. 그러나 DRAM이 수밀리 세컨드의 최대, 리프레시 시간을 갖고 있으며, 상기 기간중에 모든 셀은 리프레시 되어야 한다. 정상 처리 연산에 있어서, 수많은 메모리가 이러한 기간동안 억세스 되지 못하고 남아 있다. 결국, 배열은 메모리의 모든 행이 최대 리프레시 시간 이내에 억세스 되는 것을 보증하게끔 만들어져야 한다.
모토롤라사에 의해 제조된 MCM 6664메모리칩과 같은 어떤 정해진 시스템에 있어서, 칩은 메모리 리프레시에 대한 연속적인 행 어드레스를 제공하는 카운터를 구비한다. 이러한 시스템에 있어서, 각 메모리 연산은 판독, 수록 및 리프레시 싸이클을 내포하며, 리프레시 싸이클에서 행어드레스는 카운터값에 의해 규정된다. 이런 시스템은 최소리프레시 시간 이내에 모든 셀을 리프레시 하는데 필요한 리프레시 싸이클 보다 긴 싸이클을 수행하는 단점을 갖고 있다.
IBM 개인용 컴퓨터에 있어서, 메모리 리프레시는 프로그램 가능한 직접 메모리 억세스(DMA)유니트의 제어하에 영향을 받는다. 이런 장치는 메모리와 외부장치 사이의 직접 데이타 전송을 허용하므로써 시스템 성능을 개선시키기 위해 설계된다. 한가지 채널은 메모리 리프레시용으로 사용되며 연속적인 행어드레스 카운터를 제공하기 위해 프로그램이 된다.
리프레시타이머 출력에 반응하여, DMA는 주연산 처리장치인 인텔사의 8088칩에 '판독불가능'조건을 밀어 붙이므로써 시스템의 제어를 얻으며, 시스템 버스 제어라인을 3중으로 하여서 DMA가 메모리 행을 리프레시 하기 위해 프로그램된 행어드레스를 인가시킬 수 있다. 이 기계내 리프레시 오버해드 즉 리프레시용 총 처리시간의 비율은 약 7%이다.
DMA 전술한 바와 같이 IBM 개인용 컴퓨터로 이용된 직접 제어 배열보다 오히려 보유 요구/공정응답초기 접촉수 순에 의해서 연산 처리 장치의 제어를 얻는 시스템내의 DRAM을 리프레시 하기 위한 요구사항에서 부터 본 발명이 생겨났다. 인텔사에 의해 제조된 80286마이크로 프로세서는 버스 보유 요구입력과 보유공정응답 출력을 갖는다. 보유 요구입력은 다른 장치로 하여금 국소적 버스의 제어를 요구하게 한다.
마이크로 프로세서가 제어를 줄 때, 마이크로 프로세서는 3중 OFF조건에 버스구동기를 부상시킨다. 국소적버스는 요구장치에 주는 상태로 있다가 비로소 이 장치는 보유요구신호를 해산시킨다. 메모리 리프레시에 영향을 주기 위해 DMA를 이용하면서, 그리고 주 연산처리장치의 두 배의 싸이클 시간에서 연산하는 DAM와 더불어, 리프레시 오버 해드는 12%까지 증가되어 있음을 발견하였다.
따라서, 본 발명의 목적은 축소된 리프레시 오버해드와 더불어 메모리 리프레시 시스템을 제공하는데 있다.
본 발명에 따라서, 보유 요구신호에 반응하여 국소적 버스의 제어를 포기하여 보유 공정응답 신호를 생성시키는 형태의 연산처리장치를 내포하는 데이타처리시스템내의 DRAM에 대한 리프레시 생성기 시스템은 연산처리장치에 대한 보유 요구신호를 생성하기 위해 리프레시 타이머회로로부터 주기성 신호에 반응하는 제 1 논리수단과, 리프레시 제어신호를 생성하기 위해 연산처리장치로부터 보유 긍정 응답신호에 반응하는 제 2 논리수단과, 메모리 행 억세스를 제어하기 위한 리프레시 신호를 제공하기 위해 리프레시 제어신호에 반응하는 제 3 논리수단과, 각 리프레시 제어신호에 반응하는 수단에 의해 증분되려고 결합된 카운터 회로, 그리고 메모리행 어드레스를 나타내고 있는 카운터 회로내의 전류카운터를 게이트시키기 위한 제 1 게이팅 신호를 생성하기 위해 그리고 나서 메모리 판독신호를 생성하기 위한 제 2 게이팅 신호를 생성하기 위해 각 리프레시 제어신호에 반응하는 사퀀서 회로 등을 구비한다.
제 1 도를 참조하면은 제 1 도는 본 발명을 구체화시키는 메모리 리프레시 시스템을 내장하고 있는 마이크로컴퓨터의 어드레싱 시스템의 간이 블럭선도이다. 인텔사에 의해 제조된 80286칩이 될 수 있는 마이크로 프로세서의 연산처리장치(1)은 A0에서 A23까지의 24개 어드레스 출력, 보유긍정응답출력(HLDA), 클럭신호(CLK) 및 보유요구입력(HRQ)을 구비하고 있음을 알 수 있다. 나머지 41연결부들은 본 발명에서 부품으로써 형성되지 못하기 때문에 제 1 도에서 부터 제거되었다.
어드레스 출력과 클럭 입력은 자명한 것이다. HRQ와 HLDA연결부는 80286국소적 버스의 소유권을 제어한다.
HRQ입력은 다른 장치에게 국소적 버스의 제어를 요구하도록 해준다. 80286이 제어를 줄 때, 80286은 조건에서 버스구동기를 부상시키며 HLDA출력을 작동시켜 버스 보유 긍정응답조건으로 들어가게 된다. 국소적 버스는 HRQ가 비작동될 때까지 요구장치에 주어지게 될 것이며, HLDA출력을 해제하고 국소적 버스의제어를 다시 얻어내는 80286내의 결과를 낳는다. HRQ와 HLDA양쪽은 동적인 하이(high)신호이다. 연산처리장치(1)에서의 어드레스신호 A0에서 A15까지는 DRAM(3)을 어드레스시키기 위해 어드레스 유니트(2)에 인가된다. 어드레스 유니트(2)의 본질적인 기능은 각 어드레스 입력에 대해 A0에서 A7까지 출력라인상의 두 개 연속적인 78비트 출력을 제공하기 위해 16비트 어드레스 입력을 멀티플렉스 시키는 것이다. 이들 출력의 제일 선두는 A0에서 A7까지의 입력과 일치하며 행어드레스를 제공하기 위해 메모리에 인가된다. 제 2 선두는 열어드레스를 제공하기 위해 A8에서 A15까지의 입력과 일치한다.
이들 어드레스는 메모리에 개별 입력 행어드레스 스트로브(RAS)와 열어드레스 스트로브(CAS)의 연속적인 응용에 반응하여 개별적으로 행과 열 어드레스로써 메모리(3)에 의해 중단된다.
메모리(3)은 256×256×1비트칩에 대한 다소의 뱅크를 구비한다. 여기 각 칩은 64K 비트 용량을 갖고 있다. 각 뱅크는 단일 RAS와 단일 CAS입력라인에 공동으로 연결된 뱅크안에 칩과 더불어, 64K 바이트를 저장시키기 위한 칩들을 8개나 구비한다. 예를 들면, 4개 RAS입력과 두개 CAS입력과 더불어, 8개 뱅크까지는 메모리(3)안에 억세스될 수가 있으며 600K 바이트의 총용량을 부여한다.
메모리(3)에 대한 RAS와 CAS입력은 메모리 제어기(4)에 의해 선정되고, 상기 제어기는 RAS와 CAS출력을 선정하기 위해 연산처리장치(1)에서 부터 어드레스 출력A17에서 A23까지 어드레스 입력에 반응하는 판독-전용 메모리를 내포한다. 시실상, 이 유니트는 시스템 판독 전용 제어 메모리를 선정하기 위해 사용된 다른 출력을 갖고 있으나 이들 출력은 단순하게 보여주지 못한다. 제어기(4)에 대한 다른 입력을 리프레시 입력 REFR이고, 이것은 동시에 RAS출력 모두를 작동시키는데 이용된다.
메모리 리프레시 유니트(5)는 어드레스 출력 A0에서 A7까지를 내포하고, 이들 어드레스 출력들은 메모리유티트(3)에 직접 인가되고, 리프레서 출력 REFR은 메모리 제어기(4)의 REFR과 결합되고 HRQ출력은 연산처리장치(1)의 HRQ와 연결되어 있다. 리프레시 유니트(5)는 연산 처리장치(1)로 부터 HLDA입력과 타이머(6)로부터 타이머 입력을 수신하고, 타이머(6)자체는 시스템 클럭유니트(7)에서의 신호에 반응한다.
리프레시 유니트(5)의 특징동작이 제 2 도를 참조하여 하기와 같이 상세히 서술될 것이다. 그러나 간단히 상기 유니트는 HRQ출력을 발전시키기 위해 타이며(6)로부터 각 출력에 반응한다. 연산처리장치(1)가 상기 출력을 받아들일 때 연산처리장치(1)은 버스 보유조건에 삽입되고 리프레시 유니트(5)의 HLDA입력에 공정 응답신호로 패스 시킨다. HLDA신호에 반응하여, 리프레시 유니트는 모든 RAS라인에 작동하기 위한 메모리 제어기의 REFR입력에 리프레시 출력을 발하며 단일 행 어드레스와 제휴된 메모리 칩의 각 뱅크내 모든 메모리 셀을 리프레시 하기 위한 단일행 어드레스를 제공한다. 리프레시 유니트(5)는 연산처리장치(1)에게 시스템 버스등의 제어를 얻기 위해 HRQ출력을 비작동시킨다. 각 타이머 입력에 대해, 리프레시 유니트의 카운터는 출력A0에서 A7까지 새로운 어드레스 카운트를 생성시키기 위한 카운터에 의해 증분되어서 이들 카운터 출력들은 완전 리프레시 동작을 위해 교대로 각 메모리행을 어드레스 시키면서 0에서 부터 255까지 증분된다.
제 2 도는 제 1 도의 상세한 리프레시 유니트(5)를 보여준다. 상기 유니트는 3가지 클럭형 입력을 갖고 있다. 제 1 클럭형 입력은 제 1 도의 타이머(6)로 부터이며 리프레시 동작을 개시시키기 위한 각각 15마이크로 세컨드마다 신호를 생성하도록 배열된다. 제 2 클럭형 입력은 제 1 도의 클럭(7)에서의 8MHz클럭이며 시스템 클럭이고, 제 3 클럭형 입력은 4MHz클럭이며 또한 클럭(7)으로 유도되며 프로그램 가능한 직접 메모리억세스 제어기를 구동시키는데 또한 사용되며, 전술한 바와같이 시스템에 연결된 I/O 장치와 제 1 도의 메모리(3)사이에 직접 데이타 전송을 제어하기 위한 통상 사용된다. 이것은 연산처리장치(1)에서의 버스시스템의 제어를 얻기 위해 보유 긍정응답신호(HLDA)를 이용하면서, 초기 접촉수단을 개시시키기 위해 연산처리장치(1)를 위한 보유 요구신호(HRQ)를 통상 생성시키는 DMA이다. DMA에서의 상기 보유 요구 신호는 래칭한 후에 래치된 보유요구입력 LHRQ으로써 제 2 도 유니트에 삽입된다. 활성적 하이인 LHRQ 신호는 NDA게이트(10)에 반전된 입력으로써 가해지고, 플립 .플롭(11)의
Figure kpo00001
출력으로 부터 그 다른 입력이 하이일 때 AND게이트(10)은 하이에서 로우로 그 출력을 변화시킨다. 상기 로우 출력은 AND게이트에서의 하이출력의 부재에 있어서 OR게이트(13)로부터 연산처리장치(1)에 대한 하이 HRQ신호를 제공한다.
이래서, DMA보유 요구신호가 직접 AND게이트(10)과 OR게이트(13)를 통해 연산처리장치(1)로 통과된다.
AND게이트(12)를 통해 일치형 HLDA입력에 의해 래치된 것이 있다.
HRQ신호는 플립플롭(11)에서의 출력에 교번적으로 생성된다. 이 플립플롭은 플립플롭(14)의 출력 Q에의해 구동된다. 전술한 바와 같이, 타이머 입력은 매15마이크로 세컨드 마다 한 신호를 제공한다.
영구적으로 하이인 상기 입력은 D입력을 플립플롭(14)의 Q출력에 클럭시킨다. 상기 출력은 플립플롭(11)의 입력(D)에 직접 연결되며 4MHz클럭입력의 제 1 정-진행 행정위에 이 플립플롭의 Q출력에 전송된다. 상기 4MHz신호는 DMA를 구동시키는 4MHz신호의 역이며, DMA에서의 LHRQ입력이 플립플롭(11)의 클럭킹과 일치할 수가 없다는 점을 보증하고 있다는 것이 여기서 유의해야 할 점이다.
D입력이 Q출력에 클럭시킬 때,
Figure kpo00002
출력은 로우로가며 그것으로 인해 AND게이트(10)과 OR게이트(13)를 통해 활성적 하이 HRQ출력을 생성시킨다. 플립플롭(11)에서의 Q출력은 이데 하이이며 플립플롭(15)의 D입력에 인가되며 8MHz 시스템 클럭의 다음 정-진행 행정위에서 플립플롭(15)의 Q출력을 일으킨다. HLDA입력과 HRQ신호와 함께 상기 출력은 모두 하이이고, AND게이트(16)를 게이트하고, 라인(17)상에 제 3 도에서 보여준 로우-REFRESH신호를 제공한다. 이 신호는 하이 리프레시신호 REFER를 제공하기 위한 인버터(18)에 의해 반전되며, 제 1 도를 참조하여 설명해 온 바와 같이, 메모리 RAS신호의 생성을 초래시킨다.
라인(17)상의-REFRESH신호는 카운터/레지스터 회로(19)와 AND게이트(20) 및 (21)를 구비하는 시퀀서와 복식 플립플롭회로(22)를 작동시킨다. 카운터/레지스터 회로(19)는 텍사스 인스트러먼트사에 의해 생산된 타입 SN54 CS 590이 될 수 있다. 이 장치는 8비트 저장 레지스터를 공급해주는 8비트 이진 카운터를 구비한다. 저장 레지스터 버스는 평행 출력 QA에서 QH까지를 구비한다. 분리 클럭 입력 RCK와 CCK가 각각 레지스터 및 카운터용으로 준비된다. 이들이 보여준 바와 같이 함께 결합될 때 카운터상태는 항상 레지스터 상태보다 앞서 있게 된다. 게이트 입력
Figure kpo00003
(활성적로우)가 메모리 어드레스 출력 A0에서 A7까지를 준비하기 위해 출력 단말 QA에서 QH까지 레지스터를 게이트한다. 그래서, 라인(17)상의 각 리프레시 신호에 대해서 카운터는 -REFRSH 신호 하나에 의해 클럭되고 그리고 라인(23)상의 각 게이팅 신호에 대해 어드레스 출력이 제공된다.
이들 어드레스 출력들은 0에서 255까지 카운트를 제공하기 위해 순차화되고 나서 다음 순차를 위해 0으로 되돌아간다. 이들 어드레스의 타이밍은 제 3 도의 시스템 어드레스 SA0에서 SA7까지 라인상에서 보여진다.
복식 플립플롭회로(22)는 -REFRESH 신호의 생성이전에, 단말 Q1에서 Q4의 각각에서 로우출력을 제공하며 단말
Figure kpo00004
에서
Figure kpo00005
까지에서 하이출력과 일치한다. 회로(22)의 Q3출력에서부터 공급된 AND게이트(20)낮은 입력은 로우이다. 그러므로 라인(17)을 통해 -REFRESH입력이 회로(22)의 입력 D1에 하이신호를 제공하기 위해 AND게이트(20)을 지나간다. 8MHz클럭의 다음 하향 변이상에서, 하이D1입력은 Q1출력에 전달되고
Figure kpo00006
을 로우로 가게한다. Q1에서의 상기 출력은 제 3도에서 보여준 바와 같이 시스템 어드레스 비트 SA0에서 SA7까지 제공하기 위한 어드레스 라인 A0에서 A7까지 레지스터내 전류카운터를 제공하기 위해카운터/레지스터(19)를 게이트한다. Q1이 회로(22)내 D2와 결합할 대 8MHz클럭의 다음 하향 변이상으로, Q1하이출력은 Q2출력에 전송되고
Figure kpo00007
는 로우로 간다. 상기
Figure kpo00008
출력은 제 3 도에서 보여준 바와 같이-메모리판독(-MEMR)신호를 생성하기 위해 구동기(24)를 게이트한다. 상기 신호는 메모리의 판독 싸이클을 제어하며 버스 제어기에서의 정상 메모리 판독 제어 신호를 교체시킨다. 카운터/레지스터(19)에 의해 규정된 행은 메모리 블럭 각각안에서 억세스되고 리프레시된다.
우선 IO 채널판독(IOCHRDY)입력 무시하며는, 회로(22)내 Q2신호는 D3입력과 결합되어, 8MHz 클럭의 다음 하향 변이위에서 Q3는 아이로 가고
Figure kpo00009
는 로우로 간다. Q3출력이 D4는 로우로 간다.
이 출력은 HRQ 출력을 떨어뜨리기 위해 라인(25)을 걸쳐랫치(14)와 (11)를 크리어시킨다. 상기 낙하는 AND게이트(16)을 무능하게 만들어, 라인(17)상의 -REFRESH는 하이로 간다. 그 후 다음 두개 클럭펄스중에, 회로(22)는 초기상태로 리셋트되고 제 2 도 회로는 카운터/레지스터(19)내 중분된 어드레스를 이용하는 다른 리프레시 싸이클을 수행하기 위한 다음의 타이머 입력을 기다린다. 그래서, 256타이머 입력신호에 반응하여, 전체 메모리가 리프레시 된다.
제 2 도 회로에 대한 I/O채널 판독(IOCHRDY)입력은 리프레싱을 필요로 하는 메모리가 한 채널상의 장치에 의해 내포된다면 사용되지만, 상술한 바와 같이 4개 8MHz클럭싸이클내에 리프레싱을 성취시킬 수가 없다. 이러한 장치의 하나의 실례는 I/O채널을 통해 제 1 도 시스템과 결합된 소유메모리와 더불어 분리 연산처리장치 카드이다. 상기 장치는 제 3 도에서 보여준 바와 같이 IOCHRDY신호를 생성시키기 위해-MEMR신호에 반응하게 한다.
상기 신호는 제 1 의 4개 싸이클 후 다른 8MHz 사이클로 연장된다. 제 2 도에서 보여준 바와같이, 상기 신호는 AND게이트(21)에 가해진다. IOCHRDY가 로우상태에 있는 반면에, 게이트(21)는 출력 Q2에서부터 입력 D3까지 하이신호를 통과시킬 수가 있다. 그래서 상기 Q2신호는 비활성 상태에 대한 REFRESH와 -MER신호의 복귀를 제어하며 IOCHRDY가 하이로 갈 때 회로(22)의 D3입력에 통과되지 못한다. 이것은 -REFRESH.SA0~7및 -MEMR 파형에 의해 나타낸 바와 같이 하나의 싸이클 지연을 제시한다. 따라서 여분의 클럭싸이클 주기가 제공되어서 채널장치내의 메모리가 리프레시 되는 것을 보증해준다.
전술한 바와 같이, 제 2 도 회로는 타이머(1)에서의 각 펄수에 반응하여 리프레시 싸이클에 영향을 주고, 펄스들은 15마이크로 세컨드 간격에서 일어난다. 이 타이밍은 각 메모리행이 매 4마이크로 세컨드에 한번 리프레시 된다는 것을 보중하게끔 선정된다. 이 타이밍은 각 메모리행이 매 4마이크로 세컨드에 한번 리프레시 된다는 것을 보중하게끔 선정된다. 이것은 DRAM에 대한 전형적인 리프레시 시간 요구 사항이된다. 각 리프레시 사이클이 IOCHRDY 신호 때문에 8MHz의 완전한 5싸이클을 취한다고 한다며, 제 1 도 시스템에 대한 총 리프레시 오버해드는 다음과 같다.
Figure kpo00010
바꾸어 말하면, 시스템의 총 처리시간의 4%는 메모리 리프레시에 충당된다. IOCHRDY의 부재중에 각 리프레시 사이클의 8MHz클럭의 4개 싸이클만 취한다면, 이 도면은 3.2%로 감소한다. 이들 도면은 메모리 리프레시에 영향을 주는 DMA를 채용하고 있는 동일 시스템의 도면과 우선적으로 비교되고, 메모리 리프레시내에는 리프레시 오버헤드가 약 12%가 된다.
요약하면, 지금까지의 도면들은 보유상태내 연산처리장치를 배치하기 위한 보유 요구신호를 개발하기 위해 리프레시 타미머입력에 반응하는 DRAM리프레시 시스템이다. 연산처리장치에서 보유 긍정 응답 신호에 반응하여, 리프레시 시스템은 메모리 판독 싸이클과 같이 보이는 리프레시 싸이클을 만들어내는 신호를 생성시키도록 순차를 갖는다. 이들 신호는 리프레시 신호이며, 이들 리프레시 신호로부터 판독 어드레스 스트로브 신호, 시스템 버스를 제어하기 위한 메모리 판독신호 및 평행 행 어드레스 바이트등이 개발되어 있다. 리프레시 회로내 카운터는 각 리프레시 싸이클중에 하나에 의해서 증분되어서 연속적인 리프레시 싸이클내에서 연속적인 행 어드레스들이 메모리에 전달된다.

Claims (10)

  1. 보유요구신호(HRQ)에 반응하여, 국소적 버스의 제어를 포기하며 보유 긍정 응답신호(HLDA)를 생성시키는 형태의 연산처리장치(1)를 포함하는 데이타 처리 시스템내의 다이나믹 랜덤 억세스 메모리(3)에 대한 리프레시 생성기 시스템에 있어서, 연산 처리장치에 대한 보유 요구신호를 생성 하기 위한 리프레시 타이머회로(5)로부터 주기성 신호에 반응하는 제 1 논리수단과, 리프레시 제어신호(REFR)를 생성하기 위해 연산 처리 장치(1)로 부터 보유 긍정응답신호(HLDA)에 반응하는 제 2 논리수단과, 메모리 행 억세스 제어하기 위한 리프레시 신호(REFR)를 제공하기 위해 리프레시 제어신호에 반응하는 제 3 논리수단과, 각 리프레시 제어신호에 반응하는 수단에 의해 증분되려고 결합된 카운터회로(19)
    그리고 메모리행 어드레스를 나타내고 있는 카운터 회로(19)내의 전류 카운터를 게이트시키기 위한 제 1 게이팅신호(
    Figure kpo00011
    )를 생성하기 위해 그리고 나서 메모리 판독신호(-MEMR)를 생성하기 위한 제2게이팅 신호(24)를 생성하기 위해 각 리프레시 제어신호에 반응하는 시퀀서 회로(20,21,22)등을 구비하는 것을 특징으로 하는 리프레시 생성기 시스템.
  2. 제 1 항에 있어서, 상기 제 1 논리수단이 리셋트 되기까지 상기보유 요구신호를 제공하기 위한 상기 주기성 신호에 반응하는 플립플롭 수단을 내포하는 것을 특징으로 하는 리프레시 생성기 시스템.
  3. 제 1 항에 있어서, 상기 제 2 논리수단이 보유 요구신호, 연산처리장치에서의 보유 공정 응답신호 및 상기 리프레시 제어신호를 생성하기 위한 주기성 신호로부터 유도된 다른 신호 등을 수신하기 위해 결합된 AND게이트를 구비하는 것을 특징으로 하는 리프레시 시스템.
  4. 제 1 항에 있어서, 카운터회로가 리프레시 제어신호에 의해 증분된 카운터를 내포하고 카운터의 내용물을 게이트 아웃트 시키기 위한 상기 제 1 게이팅신호에 반응하는 레지스터 회로에 결합된 출력을 가지고 있는 것을 특징으로 하는 리프레시 생성기 시스템.
  5. 제 1 항에 있어서, 최종 출력을 제외하고는 각 출력이 다음의 플립플롭으 입력과 결합된 순차 플립플롭을 구비한는 것을 특징으로 하는 리프레시 생성기 시스템.
  6. 제 5 항에 있어서, 순차 제 1 플립플롭의 진 출력이 순차 제 2 플립플롭의 입력에 결합되고, 제 1 플립플롭의 보충 출력이 상기 제 1 게이팅 신호를 제공하는 것을 특징으로 하는 리프레시 생성기 시스템.
  7. 제 6 항에 있어서, 제 2 플립플롭의 진출력이 순차 제 3 플립플롭의 입력에 결합되고, 제 2 플립플롭의 보충출력은 상기 제 2 게이팅신호를 제공하는 것을 특징으로 하는 리프레시 생성기 시스템.
  8. 제 7 항에 있어서, 제 3 플립플롭의 보충출력이 순차 제 4 플립플롭의 입력에 결합되고 제 3 플립플롭의 진출력이 AND게이트에 가해지고, AND게이트는 제 1 플립플롭의 입력에 상기 리프레시 제어신호를 결합시켜 하이일때 상기 AND게이트를 무능하게 하는 것을 특징으로 하는 리프레시 생성기 시스템.
  9. 제 8 항에 있어서, 제 4 플립플롭의 진출력이 하이일 때의 보유 요구신호를 크리어시키기 위해 결합되는 것을 특징으로 하는 리프레시 생성기 시스템.
  10. 제 1 항에 있어서, 상기 제 1 논리수단이 상기 주위성 신호이든지 혹은 보유 요구신호를 개발시키기 위한 다이나믹 메모리 엑세스에서의 요구신호에 반응하는 것을 특징으로 하는 리프레시 생성기 시스템.
KR1019840006748A 1984-02-27 1984-10-30 다이나믹 메모리용 리프레시 생성기 시스템 KR890001311B1 (ko)

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