JPH02166692A - ダイナミツクメモリのリフレツシユ方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、中央処理装置のメモリアクセスと非同期にダ
イナミックＲＡＭをリフレッシュするダイナミックメモ
リのリフレッシュ方法に関する。

〔従来の技術〕

従来、例えば電子スチルカメラの音声記録再生は、中央
処理装置（以下ＣＰＵと称する）、ダイナミックＲＡＭ
（以下Ｄ　ＲＡＭと称する）等からなるデジタル処理回
路を用いてデジタル的に行われる。

すなわち、記録入力されたアナログ音声信号は、Ａ／Ｄ
変換されてＤＲＡＭに書込まれ、ＣＰＵの記録処理によ
って所定フォーマットのデジタル記録信号に変換される
。

さらに、Ｄ　ＲＡＭから読出されたデジタル記録信号が
、Ｄ／Ａ変換されて記録媒体としての磁気ディスクにア
ナログ記録される。

また、磁気ディスクのアナログ再生信号は、Ａ７Ｄ変換
されてＤ　ＲＡＭに書込まれ、ＣＰＵで再生処理された
後、Ｄ　ＲＡＭから読出されてアナログ音声信号にＤ／
Ａ変換される。

そして、記録時及び再生時のＡ／Ｄ変換器、　Ｄ／Ａ変
換器とＤ　ＲＡＭとのデータのやシとりは、電子スチル
カメラの伝送フォーマットにもとづく変換速度でＣＰＵ
を介さずに行われ、ＣＰＵは前記変換速度と別の規定の
動作速度で記録、再生の処理期間だけＤＲＡＭをアクセ
スする。

そのため、ＤＲＡＭのリフレッシュは、ＣＰＵと別個の
リフレッシュ制御回路（リフレッシュコントローラ）に
よシ、前記変換速度の基本クロックＫしたがってＣＰＵ
のメモリアクセスと非同期にくシ返えされる。

また、リフレッシュ期間のＣＰＵのメモリアクセスの禁
止は、「実用電子回路ハンドブック（４）」（ＣＱ出版
株式会社、昭和５７年１１月１日第４版発行）の１９８
〜１９９頁の”　ＲＥＡＤを用いた非同期リフレッシュ
“、同２００〜２０１頁の”ＤＭＡによるリフレッシュ
“等に記載されているように、リフレッシュ制御回路の
リフレッシュ要求とＣＰＵのメモリアクセスとの優先順
序制御あるいはリフレッシュ制御回路からＣＰＵへのホ
ールドリクエストの発行にもとづくソフトウェア制御に
よって行われる。

〔発明が解決しようとする課題〕

前記従来のリフレッシュ方法の場合、ＣＰＵのメモリア
クセスを優先順序制御で禁止するときには、ＣＰＵ、！
Ｊフレッシュ制御回路と別個に複雑なロジック回路構成
のリクエストコントローラを要し、構成が極めて複雑化
する問題点がある。

また、ホールドリクエストを発行して禁止するときには
、ＣＰＵによって常時リクエストの発生をモニタしなけ
ればならず、ソフトウェアの負担が大きくなってＣＰＵ
の処理が煩雑化し、場合によっては処理速度の低下を招
く問題点がある。

本発明は、優先順序制御及びＣＰＵのリクエストモニタ
を行うことなくリフレッシュが行えるダイナミックメモ
リのリフレッシュ方法を提供することを目的とする。

〔課題を解決するための手段〕

前記目的を達成するために、本発明のダイナミックメモ
リのリフレッシュ方法は、ＣＰＵがＤＲＡＭをアクセス
する間に、リフレッシュ制御回路によシ、毎リフレッシ
ュ期間だけＣＰＵに動作停止のハードウェア割込みをか
け、ＣＰＵの動作停止状態でＤ　ＲＡＭをリフレッシュ
するという技術的手段を講じる。

〔作用〕

前記のように構成されたリフレッシュ方法の場合、ＣＰ
Ｕを強制的（物理的）に動作停止状態にシテリフレッシ
ュ期間のメモリアクセスｔ−＝止スるため、従来の優先
順序制御及びリクエストモニタを行うことな（、ＤＲＡ
Ｍの正常なリフレッシュが行える。

〔実施例〕

１実施例について、第１図及び第２図を用いて以下に説
明する。

第１図は電子スチルカメラの音声記録再生のデジタル処
理回路の要部を示し、同図において、（１）は６８００
系ＭＰＵからなるＣＰＵ％（２１は複数のＤＲＡＭ　、
　（３）はリフレッシュ制御回路、（４）、【５）はＣ
ＰＵ（ｌ）、制御回路（３１に供給されるクロック信号
ＣＫＩＣＫ２それぞれの端子である。

また、（ａ）　、　（ｂ）及び（０）はＣ！　Ｐ　Ｕ　
（１１、ＤＲＡＭ　（２）　、制御回路（３）間の共通
のアドレスバス、データバス及（ｅ）はＣＰ　Ｕ　（１
１から制御回路＋３１に出力されるＣＰＵアクセス信号
、　Ｂ　Ａ　（＝Ｂｕｓ　Ａｖａｉ／ａｂｌ！ｅ　）信
号の制御線、（０は制御回路（３１からＣＰ　Ｕ　（１
）のＨＡＬＴ端子に出力されるＨＡＬＴ信号の制御線で
ある。

なお、ＣＰＵアクセス信号は、ＣＰＵ（１）がメモリア
クセスモードになると、非アクセスモー１’に移行する
までハイレペｌｖ（以下Ｈと称する）に保持され、ＢＡ
倍信号、ＣＰ　Ｕ　（１）が各バｙ、　（ａ）　〜（ｃ
）を開放するときにローレベ／Ｉ／（以下りと称する）
になる。

また、記録時及び再生時のＡ／Ｄ変換器、　Ｄ／Ａ変換
器とＤＲＡＭ（２）とのデータのやりとりは、バス（ａ
）。

（ｅ）を介して行われる。

そして、ＣＰＵ（１）はクロック信号ＣＫＩにもとづ（
ＭＰＵの規定速度で動作し、非アクセスモードの間は、
第２図（ａ）　、　（ｂ）　ＯＣＰ　Ｕ　アク−１１！
　ス信号、ＢＡ信号を共にＬに保持し、記録再生処理を
行うときにのみ、アクセスモードに移行して両信号をＨ
にする。

また、制御回路（３）はＡ／Ｄ変換、　Ｄ／Ａ変換の基
準のクロック信号（Ｊ２にもとづく速度で動作し、クロ
ック信号ＣＫ２から形成した第２図（０）の基準パルス
の周期で、リフレッシュ期間だけ同図（ｄ）に示すＲＡ
ＳとしてＱＬのリフレッシュ信号及び同図（ｅ）に示ス
リフレッシュアドレスをＤＲＡＭ　（２＋に供給する。

さらに、ＣＰＵ（１１の非アクセスモードの間には、Ｃ
ＰＵ（１１の動作を停止することなくリフレッシュが行
えるため、制御回路（３）は制御線（ｆ）をＨに保持す
る。

ソシて、非アクセスモードからアクセスモードに移行す
ると、前、記基準パルスの立上り毎に、制御回路（３）
はロジックゲート処理で形成した第２図（「）のＬのＨ
ＡＬＴＡＬＴ信号し、ＣＰ　Ｕ　ｆｌ）に動作停止のハ
ードウェア割込みをかける。

この割込みの発生によシ、ＣＰＵ（１）は現在実行中の
命令処理後、ＢＡ倍信号Ｈにして各パス（ａ）〜（Ｃ）
を開放し、動作停止状態になる。

そして、ＢＡ倍信号Ｈ反転の確認にもとづき、制御回路
（３）はＲＡＭ（２１をリフレッシュし、終了後、ｆ（
ＡＬＴ信号をＨにして割込みを解除する。

さらに、割込み解除にもとづき、ＣＰ　Ｕ　１１）はＢ
Ａ倍信号再びＨに戻して次の命令処理に移る。

したがって、ＣＰＵ（１）のメモリアクセス中にも、前
記基準パルスの周期でＣＰ　Ｕ　（１）のアクセスと重
なることなく、ＤＲＡＭ　（２＋が正常にリフレッシュ
される。

そして、制御回路（３）によってＣＰ　Ｕ　ｍのＦＩＡ
　ＬＴ端子のレペｐを制御し、ＣＰ　Ｕ　（１）を物理
的に制御するため、ＣＰ　Ｕ　（１）の処理からリフレ
ッシュのリクエストモニタが省け、しかも、従来の優先
順序制御の複雑なリクエストコントローラを備える必要
もない。

なお、ｎＲＡＭ　（２＋の個数によらず、実施例と同様
にしてリフレッシュが行えるのは勿論である。

マタ、ＣＰ　Ｕ（ＩＩＫハｚ８０　系Ｍ　Ｐ　Ｕ　ナト
（Ｄａ　々］ＭＰＵを用いてもよく、ｚ８０系ＭＰＵを
用いた場合は、制御回路（３）の割込みにより、ＣＰ　
Ｕ　（１）のＢＵＳＲＥＱ端子のレベルを制御すればよ
い。

そして、実施例と異なる種々の用途のデジタル処理回路
のＤＲＡＭのリフレッシュに適用でキルのは勿論である
。

〔発明の効果〕

本発明は、以上説明したように構成されているため、以
下に記載する効果を奏する。

中央処理装置がメモリアクセスする間に、リフレッシュ
制御回路により、毎リフレッシュ期間だけ中央処理装置
にハードウェア割込みをかけ、中央処理装置の動作停止
状態でＤＲＡＭをリフレッシュしたため、従来の優先順
序制御の複雑なリクエストコントローラ及び中央処理装
置でのリクエストモニタを省き、簡単な構成で中央処理
装置の処理を簡素化してリフレッシュを行うことができ
る。

【図面の簡単な説明】

第１図及び第２図は本発明のダイナミックメモリのリフ
レッシュ方法の１実施例を示し、第１図はブロック図、
第２図（ａ）〜（ｆ）は動作説明用のタイミングチャー
トである。 １１１・・・ＣＰＵ、１（２１・・・Ｄ　ＲＡＭ％＋３
１・・・リフレッシュ制御回路。

Claims (1)

【特許請求の範囲】
1. （１）中央処理装置と別個のリフレッシュ制御回路によ
   り、前記中央処理装置のメモリアクセスと非同期にダイ
   ナミックＲＡＭをリフレッシュするダイナミックメモリ
   のリフレッシュ方法において、前記中央処理装置が前記
   ＲＡＭをアクセスする間、前記制御回路のハードウェア
   割込みによつて前記中央処理装置を毎リフレッシュ期間
   だけ動作停止に制御し、前記中央処理装置の動作停止状
   態で前記ＲＡＭをリフレッシュすることを特徴とするダ
   イナミックメモリのリフレッシュ方法。