JPS6325885A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリアクセス方式に関するもので、例え
ば、グラフインクプロセッサ等のような情報処理装置と
、ニブルモードを備えたダイナミック型ＲＡＭ　（ラン
ダム・アクセス・メモリ）からなるフレームメモリを含
む画像処理装置に利用して有効な技術に関するものであ
る。

〔従来の技術〕

ダイナミック型ＲＡ　Ｍにおける高速アクセス方式の１
つとしてニブルモードがある。このニブルモードでは、
ニブルアドレス（例えば、ロウ及びカラムの最上位ビッ
ト）によって、最初のアドレスが指定され、以後カラム
アドレスストローブ信号ＣＡＳに同期して、上記ニブル
アドレスが自動的に歩進されて次々にメモリアクセスを
行う。このようなニブルモードを備えたダイナミック型
ＲＡＭの例としては、例えば■日立製作所、１９８４年
３月発行ｒ日立ＩＣメモリデータプフクｊ頁２２６〜頁
２３２　　（ＨＭ５０２５７シリーズ）がある。

〔発明が解決しようとする問題点〕

上記ニブルモードにおいては、ニブルアドレスから連続
として４ビツトのメモリアクセスを行うものであるため
、例えば、ニブルアドレスを１０（２進法）とすると、
十進法では２→３→０−１のような非連続アクセスとな
る。このため、画像処理や直接メモリアクセス等におい
て所定のアドレスから連続してメモリアクセスを行う場
合、上記ニブルモードを効率良く利用できない。

この発明の目的は、ニブルモー１：の効率的な利用法を
実現したメモリアクセス方式を提供することにある。

この発明の前記ならびっこそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ニブルモードを備えたダイナミック型ＲＡＭ
に対してそのニブルアドレスを無効にして最下位アドレ
スからメモリアクセスを行うとともに、措定されたニブ
ルアドレスのアクセスに対応してデータバス上の信号を
有効にする。

〔作　用〕

上記した手段によれば、データバス上において有効にさ
れる信号は、連続したアドレスに対応したものにできる
。

〔実施例〕

第１図には、この発明の一実施例のブロック図が示され
ている。プロセッサＡＣＲＴＣは、特に制限されないが
、図形作成機能を持つグラフインクプロセッサである。

このプロセッサＡＣＲＴＣは、バスＢＵＳに対してアド
レス信号ＡＤの出力と、データＤＡの授受を時分割方式
により行う。

メモリ装置ＤＲＡＭは、ニブルモードを備えたダイナミ
ック型ＲＡＭからなり、上記プロセッサＡＣＲＴＣのフ
レームメモリを構成する。また、上記プロセッサＡＣＲ
ＴＣに代え、直接メモリアクセス制御装置ＤＭＡＣであ
ってもよい。

アドレスラッチ回路ＡＸＬとＡＹＬは、バスＢＵＳに供
給された上位アドレス信号と下位アドレス信号、言い換
えるならば、ダイナミック型ＲＡＭに対するロウ（Ｘ）
アドレス信号とカラム（Ｙ）アドレス信号に対応されて
いる。

プロセッサＡＣＲＴＣは、バスＢＵＳに供給するアドレ
ス信号として、アドレスストローブ信号ＡＳに同期して
送出させる。すなわち、アドレスストローブ信号ＡＳが
ロウレベルにされると、インバータ回路Ｎ１を通してア
ドレスランチ回路ＡＸＬ、ＡＹＬのゲートＸ子Ｇに供給
される制御信号がハイレベルになり、バスＢＵＳに出力
されたアドレス信号ＡＤはアドレスランチ回路ＡＸＬ。

ＡＹＬに取り込まれる。

メモリ制御回路Ｃ０ＮＴは、上記プロセッサＡＣＲＴＣ
から供給されるアドレスストローブ信号Ａｓ、リード／
ライト信号Ｒ／Ｗ、メモリサイクル信号ＭＣと、上記ク
ロック信号ＣＬＫ及び上記アドレスストローブ信号Ａｓ
に同期されたアドレス信号ＡＤのうちニブルアドレスＡ
ＸｎとＡＹｎと受けて、後述するようなメモリ装置ＤＲ
ＡＭに対する制御信号（ＲＡＳ、ＣＡＳ、ＷＥ）と、上
記アドレスランチ回路ＡＸＬ、ＡＹＬ及びの出力タイミ
ング信号（ＯＣＩ、０Ｃ２）及びデータバス駆動回路Ｄ
ＢＤの制御信号Ｃとを形成する。

メモリ制御回路Ｃ０ＮＴは、上記メモリ装置ＤＲＡＭに
対するニブルモードを利用した任意のアドレスからの連
続したメモリアクセスを実現するため、上記アドレスラ
ンチ回路ＡＸＬ及びＡＹＬから出力されるニブルアドレ
スを無効にする。すなわち、ニブルアドレスＡＸｎ及び
ＡＹｎに対応したアドレス信号を０　（論理“０”）と
して出力させる。また、上記メモリ制御回路Ｃ０ＮＴは
、ニブルアドレス信号ＡＸｎ及びＡＹｎに対応して実質
的にメモリアクセスを行うため、上記ニブルアドレス信
号ＡＸｎ及びＡＹｎを解読すること、上記メモリ装置Ｄ
ＲＡＭに対して送出するカラムアドレスストローブ信号
ＣＡＳを計数すること、及び上記ニブルアドレスとの計
数出力とを比較することによって、上記データバス駆動
回路ＤＢＤの制御信号Ｃを発生させる。

上記制御信号ＯＣ１とＯＣ２は、上記アドレスラッチ回
路ＡＸＬ、ＡＹＬの出力制御信号とされる。これによっ
て、上記アドレスストローブ信号ＡＳに同期してアドレ
スラッチ回路ＡＸＬ、ＡＹＬに保持されたアドレス信号
が、上記制御ｇ信号ＯＣ１とＯＣ２に従って時系列的に
メモリ装置ＤＲＡＭのアドレス端子ＡＤに共通のアドレ
スバスを介して供給される。

上記制御信号ＯＣＩとＯＣ２の送出タイミングは、はソ
°メモリ制御回路Ｃ０ＮＴからメモリ装置ＤＲＡＭに供
給されるロウアドレスストローブ信に対応されている。

メモリ制御装置Ｃ０ＮＴは、リード／ライト信号Ｒ／Ｗ
を受けて、実際のメモリアクセスのタイミングに合わせ
てメモリ装置ＤＲＡＭに供給するライトイネーブル信号
ＷＥを形成する。

メモリ装ｇＤＲＡＭのデータ端子ＤＡは、データバスを
介して双方向データバス駆動回路ＤＢＤの一方の入出力
端子に結合される。このデータバスドライバＤＢＤの他
方の入出力端子は、特に制限されないが、上記プロセッ
サ側のバスＢＵＳに結合されている。このデータバスド
ライバＤＢＤは、上記メモリ制御回路Ｃ０ＮＴから制御
端子ＤＩＲに供給される上記制御信号Ｃに従って動作状
態にされる。すなわち、メモリ装ｆｉＤＲＡＭに対する
実質的なメモリアクセスが行われる。

次に、第２図に示したタイミング図を参照して、上記プ
ロセッサＡＣＲＴＣによるメモリ装置ＤＲＡＭのメモリ
アクセス方式を説明する。

アドレスストローブ信号ＡＳのロウレベルに同期してプ
ロセッサＡＣＲＴＣから出力されるアドレス信号は、上
記アドレスストローブ信号ＡｓＯロウレベルによりアド
レスラッチ回路ＡＸ’Ｌ、ＡＹＬに取り込まれる。

このとき、ニブルアドレス信号ＡＸｎ、ＡＹｎ（例えば
ｌ、１）は、メモリ制御回路Ｃ０ＮＴに取り込まれ、ア
ドレスラッチ回路ＡＸＬとＡＹＬに保持される上記ニブ
ルアドレス信号ＡＸｎとＡＹｎに対応したアドレス信号
が強制的に論理“０”として出力される。これにより、
ロウアドレスストローブ信号ＲＡＳ及びカラムアドレス
ストローブ信号ＣＡＳのロウレベルに同期して、それぞ
れアドレスランチ回路ＡＸＬ、ＡＹＬからメモリ装置Ｄ
ＲＡＭには上記アドレス信号ＡＸｎ、ＡＹｎに対応した
アドレス信号が（０，０）として供給される。

メモリ制御回路Ｃ０ＮＴは、上記ロウアドレスストロー
ブ信号ＲＡＳをロウレベルとした状態で、カラムアドレ
スストローブ信号ＣＡＳを変化させてニブルアドレスの
歩進動作を行わせる。この歩進動作によって、メモリ装
置ＤＲＡＭに対して上記のようにニブルアドレス信号Ａ
Ｘｎ、ＡＹｎ（１，１）に対応したアドレス指定が行わ
れるタイミングで、制御信号Ｃがロウレベルからハイレ
ベルにされる。これによって、データバス駆動回路ＤＢ
Ｄが動作状態にされる。したがって、上記ニブルアドレ
ス信号ＡＸｎ、ＡＹｎの（１，１）に対応したメモリア
クセスから、メモリ装置ＤＲＡＭに対する書き込み／又
は読み出しが可能にされる。言い換えるならば、上記制
御信号Ｃがロウレベルの期間におけるメモリ装置ＤＲＡ
Ｍに対するアクセスは、上記データバス駆動回路ＤＢＤ
が非動作状態にされることによって無効にされる。

これによって、上記メモリ装置ＤＲＡＭに対するメモリ
アクセスが、ニブルアドレスの先頭アドレスから強制的
に指定されるにもかかわらず、上記のようなメモリ制御
回路Ｃ０ＮＴによるデータバス駆動回路ＤＢＤの動作制
御によって、上記真のニブルアドレス信号ＡＸｎ及びＡ
Ｙｎに従ったメモリアクセスが可能にされる。

以後、アドレスストローブ信号ＡＳに同期して、次のア
ドレス信号をラッチ回路ＡＸＬ、ＡＹＬに供給するとと
もに、例えば上記最上位ビット（１゜１）のメモリアク
セスの期間に、ロウアドレスストロー−ｊｊｔ号ＲＡＳ
を一旦ハイレベルにしてロウ系の選択回路をリセットし
て、次の４ビット分のメモリアクセスを行わせる。この
ときには、上記連続したメモリアクセスのときには、上
記アドレスＡＸｎとＡＹｎが論理″０”にされるから、
先頭ビットから順に連続して４ビット分のメモリアクセ
スが行われる。

上記メモリアクセスにおいて、例えば書き込み動作なら
ライトイネーブル信号ＷＥがロウレベルにされ、読み出
し動作ならライトイネーブル信号ＷＥがハイレベルにさ
れる。上記書き込み／読み出し動作そのものは、前記ニ
ブルモードのそれと同じであるので、その説明を省略す
る。

なお、１ビツトの単位でのメモリアクセスを高速に行う
ため、所定の制御信号を追加してメモリ制御装置Ｃ０Ｎ
Ｔに供給して、上記アドレスランチ回路ＡＸＬ、ＡＹＬ
に対するニブルアドレス（ＡＸｎとＡＹｎ）を有効にす
る機能を付加することが望ましい、また、バスＢＵＳと
しはアドレスバスとデータバスとに分離されたものであ
ってもよい。

上記実施例から得られる作用効果は、下記の通りである
。

（１）ニブルモードを備えたダイナミック型ＲＡＭに対
してそのニブルアドレスを無効にして最下位アドレスか
らメモリアクセスを行うとともに、指定されたニブルア
ドレスのアクセスに対応してデータバス上の信号を有効
にすることにより、任意のニブルアドレスから連続した
メモリアクセスを行うことができるという効果が得られ
る。

（２）上記（１）によって、グラフインクプロセッサや
直接メモリアクセス転送装置のように任意のアドレスか
ら連続したデータの授受に上記ニブルモードが有効に利
用でき、高速なメモリアクセスが可能になるという効果
かえられる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、プロセッサや
メモリ装置に対する各信号端子及び制御信号の名称は、
実質的に前記同様な機能を持つものでれば何であっても
よい。

上記アドレスラッチやメモリ制御回路は、１つの半導体
集積回路装置に構成されてもよい。ニブルアドレス信号
は、使用するダイナミック型ＲＡＭの仕様に従うもので
ある。また、この発明でいうニブルモードとは、カラム
アドレスストローブ信号をクロックとしてアドレス歩道
動作を行わせることによって、内部アドレスの切り換え
を行うものをいい、例えば８ビツトの単位で連続アクセ
スを行ういわゆるバイトモードを含むものである。

この発明は、各種情報処理動作を行うプロセンサと、そ
の外部メモリ装置からなる情報処理システムにおけるメ
モリアクセス方式として広く利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ニブルモードを備えたダイナミック型ＲＡ
Ｍに対してそのニブルアドレスを無効にして最下位アド
レスからメモリアクセスを行うとともに、指定されたニ
ブルアドレスのアクセスに対応してデータバス上の信号
を有効にすることにより、任意のニブルアドレスから連
続したメモリアクセスを行うことができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その動作の一例を説明するためのタイミング
図である。 ＡＣＲＴＣ・・プロセッサ、ＤＲＡＭ・・メモリ装置、
Ｃ０ＮＴ・・メモリ制御回路、ＡＸＬ。 ＡＹＬ・・アドレスランチ回路、ＤＢＤ・・データバス
駆動回路、Ｎｌ・・インバータ回路第　１　図 第２図 ↑　　↑　　↑　　↑

Claims (1)

1. 【特許請求の範囲】 １、ニブルモードを備えたダイナミック型ＲＡＭに対し
   てそのニブルアドレスを無効にして最下位アドレスから
   メモリアクセスを行うとともに、指定されたニブルアド
   レスのアクセスに対応してデータバス上の信号を有効に
   することを特徴とするメモリアクセス方式。 ２、上記ダイナミック型ＲＡＭに対するロウ系のアドレ
   ス切り換えは、上記ニブルモードにおける最上位アドレ
   スのアクセス中に行うものであることを特徴とする特許
   請求の範囲第１項記載のメモリアクセス方式。