JPH01192084A - リフレッシュ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明め目的〕 （産業上の利用分野） 本発明はりフレツシエ周期を比較的大きくとれるｄ−Ｒ
ＡＭ素子を用いたメモリシステム忙採用して好適なリフ
レッシュ制御方式に関する。

（従来の技術） 近年、半導体技術の発展によりＬＳＩが非常に安価に供
給される様になった。特にｄＲＡＭ（Ｄｙｎａｍｉｃ　
Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）の分野
において著るしい。

ところで従１ｄ−ＲＡＭのリフレッシュは以下の様に行
なわれていた。例えば、５４Ｋｄ−ＲＡＭの場合、２ミ
リ秒（ｍＳ　）以内に１２８（＝２”）個のＲ，０Ｍア
ドレスに対して行なうという規定になっている。従って
この様なｄ−ＲＡＭを使ったシステムでは、ＲＯＭアド
レスをカウントアツプしながら最大１５ナノ秒（ｎｓ）
毎にリフレッシュ動作を実施している。

第４図にｄ−ＲＡＭを主メモリとして用いたパーソナル
コンピュータの構成例が示されている。

この例ではＤＭＡコントローラ４２がｄ−ＲＡＭ４４へ
のリフレッシュを定期的に行っている。

ＣＰＵ４１はｄ−ＲＡＭ４４及び入出力デバイス４５ヘ
アクセスを行う場合、入出力コントローラ４３を介して
、ＤＭＡコントローラ４２がリフレッシュ動作を行なっ
ていない時間を利用して命令の実行を行なう。このとき
のタイミングは第５図に示すタイミングチャートの如く
なる。図の如くリフレッシュは通常最大１５μｓ毎に定
期的に行なわれている。ＣＰＵの命令（ＣＯＭＭＡＮＤ
）はこのリフレッシュ間隔に対し十分短かく１図示の如
く実行される。

（発明が解決しようとする問題点） ところで、入出力デバイス４５をアクセスしたとき、命
令の処理がＣＰＵ４１の命令の出力時間に収まらない場
合がある。このようなとき入出力デバイス４５はＩＯＲ
ＥＡＤＹを使って処り中であることをＣＰＵ４Ｊへ知ら
せる（ＩＯＲＢＡＤＹ（又はＲＥＡＤＹ）をＬ６Ｗ”レ
ベルにする）。

処理が終ったら、ｌ０ＲＥＡＤＹを元にもどし。

ＣＰｔＪ４Ｊは処理を終える。しかし、リフレッシュタ
イミングは定期的に発生しており入出力デバイス４５の
処理時間が、リフレッシュ間隔を越える場合は、従来シ
ステムではその部分のリフレッシュは保障されないこと
になる。また、最近、リフレッシュ間隔を大きくできる
ｄ−ＲＡＭ素子が出てきておシ従来のような使い方では
、その特性を充分活かしきれていない。

本発′明は上記事情Ｖｃｑみてなされたものであシ。

入出力デバイスを容易に拡張出来、且つ、最近頻繁に使
用されているリフレッシュ周期を大きくとれるｄ−ＲＡ
Ｍが持つ性能を生かすことの出来るリフレッシュ制御方
式を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明は、システムに、リフレッシュ間隔ヲ従来より大
きくとれるｄ−ＲＡＭを用い、システムのリフレッシュ
を一時的に止めるコントロール方式を提供するものであ
る。このため、従来からこの種装置が持つコンポーネン
トに、リフレッシュを実行しなかった期間がある規定停
より長かったことを検出し、そのスティタスがセットさ
れる°レジスタを付加し、このレジスタにセットされる
値が有意である間、リフレッシュを停止する構成とした
。

（作用） 上記構成において入出力デバイスの処理時間がリフレッ
シュ間隔を越える場合、ｌ０ＲＢ、Ａｔ）Ｙを’Ｌｏｗ
”に設定し命令の延長をＣＰＵＩＣ要求する。ここで規
定値以上″Ｌｏｗ”が続いた時。

スティタスレジスタに有効な値がセフ゛トされる。

そして入出力デバイスが命令処理を終えｌ０ＲＥＡＤＹ
ｉ”Ｈｉ　ｇｈ　”ｒｔｃ’ｆｊ４ｆ６ＣＰＵ＃ｔｘテ
イタスレジスタを常にチエツクしており、”　Ｈｉ　ｇ
　ｈ”になって更に適当時間経過してからレジスタをク
リアする。このレジスタがセットされている間、ＣＰＵ
は人出カブバイスをアクセス出来ない。このことにより
、ｅ近のｄ−ＲＡＭ素子が持つ性能を充分に生かすこと
が出来、入出カブバイスを容易に拡張できる。

（実施例） 以下１図面を使用して本発明実施例について詳細に説明
する。第１図は本発明の実施例を示すブロック図である
。図において１１はシステムの制御中枢となるＣ　Ｐ　
Ｕ　（Ｃｅｎｔｒａｌ　ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ
）である。１２けリフレッシュをコントロールしている
Ｄ　Ｍ　Ａ　（１）ｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃ
ｅｓｓ　）コントローラであり、タイマー１６を介して
定期的に発せられるパルスにょシ、リフレッシュコマン
ドを出力する。１３はＣＰＵコマンド＜ｃ’ｐｕの命令
）あるいはＤ　Ｍ　Ａコマンドかを判断しｄ−ＲＡ　Ｍ
メモＩＪ　１４、−ｆたは入出力デバイス１５に対しコ
マンドを出力する入出力コントローラである。１４は最
近使用されるようになってきた、リフレッシュ間隔を大
きくとれる、ｄ−ＲＡＭ素子を用いたシステムＲＡ　Ｍ
である。１５けＣＰＵの命令に対し、処理中である事を
ＩＯＲＢＡＤＹ信号を”Ｉ、ｏｗ”レベルにすることで
ＣＰＵへ知らせ、処理が終わった場合はこのラインを’
Ｈｉｇｈ”にすることでＣＰＵ１１へ終了を知らせる入
出力デバイスである。１６は定期的にリフレッシュ要求
のパルスを発生するタイマー、１７は入出力デバイス１
５からのｌ０ＲＥＡＤＹが一定以上”ｌ、ｏｗ″になう
たことを検出するスティタスレジスタである。

第２図、第３図は本発明実施例の動作を示すタイミング
チャートであシ１本発明の要旨であるすフレッシュの停
止、リフレッシュの停止期間があった場合のリフレッシ
ュタイミングのそれぞれを示す。

以下１本発明実施例の動作について詳細に説明する。タ
イマー１６は定期的に、あらかじめ設定しである間隔で
パルスを発生している。このパルス間隔は例えば１５μ
ｓとしでおく。ＤＭＡコントローラ１２はタイマー１６
からのパルスにより。

Ｄ　ＭＡコマンド・ラインを介してリフレッシュコマン
ドを発生する。入出力コントローラ１３ぽＤＭＡコント
ローラ１２からのリフレッシュコマンドを受は取り、Ｃ
ＰＵコマンドが出ていないのを確認しながらｄ−ＲＡＭ
Ｉ４に対してリフレッシュを実行する。このときのタイ
ミングチャートを棹５図に示す。ＣＰＵコマンドは同じ
く入出力コントローラ１３を通じてｄ−ＲＡＭメモリＩ
４または入出力デバイス１５へ送られる。入出力デバイ
ス１５がＣＰＵ１１に対して命令の延長（但し１５μｓ
以内）を行なう場合はｌ０ＲＢＡＤＹ信号を’Ｌｏｗ”
レベルに設定することによシ行なわれる。

次に入出力デバイス１５が命令を処理するのに１５μｓ
以上１例えば１０ｍｓかかるものとする。

入出力デバイス１５に命令が実行されると入出力デバイ
ス１５はｌ０ＲＥＡＤＹを処理が終わるまで（約１０ｍ
５）”Ｌｏｗ”レベルとする。このとき入出力コントロ
ーラ１３はＣＰＴＪＩＩに対してＲＥＡＤＹを’Ｉ、ｏ
ｗ”としＣＰＵの命令の延長を要する。同時にＣＰＵＪ
Ｊはスティタスレジスタ１７を介してｌ０ＲＢＡＤＹの
ラインを監視しておシ、一定以上（本発明実施例では１
５μｓ以上とする）’Ｌｏｗ”レベルが続いた場合、こ
のレジスタに値がセットされる。このレジスタ１７の内
容はＣＰＵＪＪから続めるようになっている。このｌ０
ＲＥＡＤＹが’ＬＯＷ”の間、ｄ−ＲＡＭＩ　４へのり
７レツシエは中止されている。

次に、入出力デバイス１５が命令処理を終え。

ｌ０ＲＢＡＤＹラインを”Ｈｉｇｈ“レベルに戻すと、
入出力コントローラ１３から、ＣＰＵＪ　Ｊへ伝えられ
るＲＥＡＤＹも”Ｈｉｇｈ”になシＣＰＵ１１はコマン
ド出力を終える。このときのタイミングは第２図に示す
如くなる。ＣＰＵ１１のコマンド出力が終了するとｄ−
ＲＡＭ１４に対する定期的なリフレッシュは再開する。

尚、第２図中に示された信号名は第１図に示すそれと合
致する。

ここで、ｄ−ＲＡＭ４は１３ｍ５で１２８（＝２）ロー
アドレスでよいものとする。本発明が採用されるシステ
ムでリフレッシュ間隔を１５μｓに設定しておいた場合
、上記で入出力デバイス１５が最大１０　ｍ　Ｓの処理
時間を必要とすると、それに続く２ｍｓの量大出力デバ
イス１５へのアクセスを禁止する。このようにすると、
１２ｍ５（１０ｍＳ＋２ｍ８）で、１３ｒｎＳ以内でリ
フレッシュが完結することになる。第３図にこの関係を
示す。

本発明では、これを実現するため、ＣＰＵ１１がスティ
タスレジスタ１７をチエツクする。スティタスレジスタ
１７は長期のｌ０ＲＥＡＤＹ。

ｌ　Ｌ　ＯＷ　ＩＩを検出し、レジスタ１７をセクトし
。

”Ｈｉｇｈ”になってから２　ｍ　８以上たってから。

レジスタ１７をクリアする。このレジスタ１２がセット
されているときＣＰＵＺＪは入出力デバイス１５ヘアク
セスしないこととする。

〔発明の効果〕

以上説明の様に本発明に従えば、入出力デバイスへのア
クセスタイムを１５μｓ以内と限定せずに済むので、入
出力デバイス（アクセスタイムを１５μｓ以上必要とす
るもの）を容易に拡張できる。またリフレッシュ間隔を
大きくとれるｄ　−ＲＡＭを有効に使える。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図。 第２図、第３図は本発明実施例の動作を示すタイミング
チャート、第４図は従来例の構成を示すブロック図、第
５図は通常のりフレッシニタイミングを示す図である。 １１・・・ＣＰＵ、Ｉ２・・・ＤＭＡコントローラ、１
３・・・入出力コントローラ、１４・・−ｄ−ＲＡＭ。 １５・・・入出力デバイス、１６・・・タイマ、１７・
・・スティタスレジスタ。 第１図 第２　図 ＲＥＡＤＹ（＋５ＲＥＡＤＹ） 第３図

Claims (1)

【特許請求の範囲】
1. リフレッシュ周期を比較的大きくとれるダイナミックＲ
   ＡＭを用いたメモリシステムにおいてリフレッシュを実
   行しなかった期間がある規定値より長かったことを検出
   しそのステイタスがセットされるレジスタを備え、該レ
   ジスタにセットされる値が有志である間リフレッシュを
   停止することを特徴とするリフレッシュ制御方式。