KR960008565A - 제어된 버스트 메모리 액세스 기능을 갖는 데이타 처리기 및 그 방법 - Google Patents

제어된 버스트 메모리 액세스 기능을 갖는 데이타 처리기 및 그 방법 Download PDF

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Abstract

데이타 프로세스(21)는 고정 또는 가변 버스트 액세스를 실행하기 위해 두개의 외부 버스 마스터(30,34)에 응답하는 외부 버스 인터페이스 회로(33)를 포함한다. 그 데이타 처리기(21)는 버스트 액세스가 고정 버스트 액세스 또는 가변 버스트 액세스 인지를 나타나는 외부 제어 신호를 활성화 시킨다. 그 데이타 처리기(21)는 한 포트 사이즈 신호를 외부 버스 인터페이스 회로(33)에 제공하여 액세스된 메모리 영역의 포트 사이즈를 나타낸다. 그 외부 버스 인터페이스 회로(33)는, 그 액세스된 위치가 내부 버스(31) 이외의 다른 포트 사이즈를 갖는 메모리(24)에 일치한다면, 그 포트 사이즈 신호에 응답하여 그 버스트 사이틀을 외부 버스(22,23)상의 두개 또는 그 이상의 버스트 사이클로 분리(break up)시킨다.

Description

제어된 버스트 메모리 액세스 기능을 갖는 데이타 처리기 및 그 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 제어된 버스트(burst) 메모리 액세스 기능(accesses)을 갖는 데이타 프로세서를 설명하는 블럭도.
제2도 및 제3도는 제1도의 데이타 프로세서의 동작을 이해하는데 사용된 타이밍도.
제4도는 제1도의 칩 선택의 상세한 블럭도.

Claims (5)

  1. 제어된 버스트 메모리 액세스 기능을 갖는 데이타 처리기에 있어서, 제1소정폭을 갖는 내부 데이타 버스(31); 명령 및 액세싱 메모리를 실행하기 위해, 상기 내부 데이타 버스(31)에 결합된 상기 제1소정 폭의 데이타경로와, 액세스의 상응하는 제1소정된 수로 데이타 소자의 제1소정수의 액세스를 요청하는 메모리 액세스 요청신호를 제공하기 위해 제어 출력 단자를 갖는 중앙 처리 장치(30); 외부 데이타 버스(22)에 결합된 외부 메모리(24)가 상기 제1소정 폭 또는 어떤 제2소정 폭을 갖는 지를 나타내는 포트 사이즈 신호를 제공하는 제어 출력을 가지고, 상기 중앙 처리 장치(30)에 결합된 칩 선택 회로(32)와, 상기 내부 데이타 버스(31)에 결합된 제1포드, 상기 외부 데이타 비스(22)에 결합된 제2포트와, 상기 메모리 액세스 요청 신호 및 상기 포트 사이스 신호를 수신하는 제어 입력 단자를 갖는 외부 버스 인터페이스 회로(33)를 포함하여, 상기 외부 버스 인터페이스회로(33)는 상기 메모리 액세스 요청 신호에 응답하여 상기 제1소정폭을 각각 갖는 데이타 소자의 상기 제1소정 수를 상기 내부 데이타 버스(31)에 제공하고, 상기 외부 버스 인터페이스 회로(33)는 상기 포트 사이즈신호에 더 응답하여, 상기 외부 메모리(24)가 상기 제1소정폭을 갖는 것을 상기 포트 사이즈 신호가 표시하다면, 상기 외부 메모리(24)에 대한 상기 제1소정수의 액세스를 실행하거나, 상기 외부 메모리(24)가 상기 제2소정 폭을 갖는 것을 상기 포트 사이즈 신호가 표시한다면, 상기 외부 메모리(24)에 대한 제2소정수의 액세스를 실행하는 것을 특징으로 하는 제어된 버스트 메모리 액세스 기능을 갖는 데이타 처리기(21).
  2. 제어된 버스트 메모리 액세스 기능을 갖는 집적 회로 데이타 처리기에 있어서, 내부 버스(31); 상기 내부버스(31)에 결합되어, 제어 출력 단자에 제1버스트 요청 신호를 제공하여 데이타 비트(beats)의 소정 수를 갖는 제1버스트 액세스를 실행하기 위한 제1내부 버스 마스터 장치(30)7 상기 내부 버스(31)에 결합되어, 출력단자에 제2버스트 요청 신호를 제공하여 데이타 비트(beat)의 가변수를 갖는 제1버스트 액세스를 실행하고, 상기 제2버스트 액세스의 개시 및 종료를 나타내는 제2내부 버스 마스터 장치(34)와; 상기 내부 버스(31)에 결합된 제1포트, 외부 데이타 버스(22)에 결합된 제2포트, 상기 제1 및 제2버스트 요청 신호를 수신하기 위한 제어 입력 단자와, 고정 신호를 제공하기 위한 제어 출력 단자를 갖는 외부 버스 인터페이스 회로(33)를 포함하여, 상기 외부 버스 인터페이스 회로(33)는 상기 고정 신호를 활성화하고, 상기 제1버스트 요청 신호에 응답하여 상기 제1의 내부 버스 마스터 장치(30)와 상기 외부 데이타 버스(22) 사이의 데이타 비트(beat)의 상기 소정 수를 전송하기 위해 최소한 하나에 상응하는 외부 버스 사이클을 실행하고, 상기 외부 버스 인터페이스회로(33)는 상기 고정 신호를 비활성으로 유지하고, 상기 제2버스드 요청 신호에 응답하여 상기 제2내부 버스마스터 장치(34)와 상기 외부 데이타 버스(22) 사이의 상기 가변수의 데이타 비트(beat)를 실행하는 것을 특징으로 하는 제어된 버스트 메모리 액세스 기능을 갖는 집적회로 데이타 처리기(21).
  3. 외부 버스 인터페이스 회로에 있어서, 제1 및 제2어스트 요청 신호를 수신하기 위한 제어 입력단자; 내부버스(31)로부터 버스트 어드레스를 수신하기 위한 어드레스 입력 단자; 외부 버스(22,23)에 어드레스를 제공하기 위한 어드레스 출력 단자; 고정 신호를 제공하기 위한 제어 출력 단자; 상기 내부 버스(31)에 결합된 입력 제어 입력 단자 및, 상기 외부 버스(22.23)에 걸합된 출력을 갖는 어드레스 전송소자(123)와; 상기 제어 입력단자와 상기 외부 버스 인터페이스 회로(33)의 상기 제어 출력 단지에 결합된 상태 머신(124)을 포함하여, 상기 상태 머신(124)은 상기 고정 신호를 활성화 시키고, 상기 제1버스트 요청 신호에 응답하여 상기 내부버스(31)와 상기 외부 버스(22,23) 사이의 소정 수의 에이다 비트(beats)를 전송하는 상기 어드레스(122) 및 데이타(123) 전송 소자를 활성화시켜 최소한 하나의 상응하는 외부 버스트 사이클을 실행하고, 상기 외부 버스인터페이스 회로(33)는 상기 고정 신호를 비활성으로 유지하고, 상기 제2버스트 요청 신호에 응답하여 상기 내부 버스(31)와 상기 외부 버스(22,23) 사이의 가변 수의 데이타 비트(beats)를 전송하는 상기 어드레스(122) 및 데이타(123) 전송 소자를 활성화시켜 최소한 하나의 상응하는 와부 어스드 사이클을 실행하여, 상기 외부버스 인터페이스 회로(33)는, 단지 고정뒤 버스트 액세스 장치, 단지 가변 버스트 액세스 장치 또는, 고정 및 가변 버스트 액세스 장치 모두를 갖는 집적회로 데이타 처리기에 여러가지로 이용될 수 있는 것을 특징으로 하는 외부 버스 인페이스 회로(33).
  4. 제1소정 폭의 데이타 경로를 갖는 버스 마스더 장치(30)를 가지고, 제2소정 폭을 갖는 외부 메모리(24)에 결합되어 있는 데이타 처리기(21)에서 제어된 버스트 메모리 액세스를 실행하는 방법에 있어서, 상기 버스마스터 장치(30)에 의해 외부 메모리(24)에 대한 버스트 액세스를 검출하는 단계; 상기 버스트 액세스의 개시어드레스를 수신 및 저장하는 단계; 제1소정된 정렬을 갖는 상기 개시 어드레스에 응답하여 제1소정 수의 비트(beat)를 각각 갖는 제1 및 제2버스트 액세스를 실행하는 단계; 제2소정 정렬을 갖는 상기 게시 어드레스에 응답하여 제3, 제4 및, 제5버스트 액세스를 실행하는 단계; 제3, 제4 및, 제5소정 수의 비트(beats)를 각각 갖는 제3, 제4 및, 제5머스트 액세스를 실행하는 단계와, 상기 버스트 액세스에 각각의 비트(beat) 동안 외부메모리(24)와 상기 버스 마스터 장치(30) 사이의 상기 제1소정폭의 다수의 데이타 소자를 전송시겨 버스 마스터 장치(30)에 의한 상기 버스트 엑세스에 응답하는 단계를 포함하여, 상기 다수의 데이타 소자는 상기 개시어드레스가 상기 제1소정 정렬을 가질 때 상기 제1 및 제2버스 액세스 동안이나, 상기 개시 어드레스가 상기 제2소정 정렬을 가질때 상기 제3, 제4 및, 제5버스트 액세스 동안중 어느 한 액세스 동안에 전송되는 것을 특징으로 하는 제어된 버스더 메모리 액세스를 실행하는 방법.
  5. 데이타 처리기(21)에서 제어된 버스트 메모리 엑세스를 실행하는 방법에 있어서, 데이타 처리기(21)의 제1내부 시스 마스터 장치(30)에 의해 제1소정수의 데이타 소자를 요청히는 메모머 액세스 요청을 검출하는 단계; 제어 신호를 활성화하고, 제1메모리 액세스 요청 신호에 응답하여 상기 제1내부 버스 마스터 장치(30)에 상기 제1소정 수의 데이타 소자를 제공하기 위해 최소한 하나의 상응하는 외부 고정 버스트 사이클을 실행하는 단계; 데이타 처리기(21)의 제2내부 버스 마스터 장치(34)에 의해 가변 수의 데이타 소자를 요청하는 메모리 액세스 요청을 검출하는 단계와, 상기 제어 신호를 비활성으로 유지하고, 제2메모리 액세스 요청 신호에 응답하여 상기 제2메모리 액세스 요청 신호가 활성화 되는 동안 상기 제2 내부 버스 마스터 장치(34)에 상기 가변수의 데이타 소자를 제공하기 위해 최소하 하나의 외부 버스트 시이클을 실행하는 단계를 포함하는 것을 특징으로 하는 제어된 버스트 메모리 액세스를 실행하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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