JPH0877098A - 制御されたバーストメモリアクセスを備えたデータプロセッサおよびその方法 - Google Patents

制御されたバーストメモリアクセスを備えたデータプロセッサおよびその方法

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JPH0877098A
JPH0877098A JP7239168A JP23916895A JPH0877098A JP H0877098 A JPH0877098 A JP H0877098A JP 7239168 A JP7239168 A JP 7239168A JP 23916895 A JP23916895 A JP 23916895A JP H0877098 A JPH0877098 A JP H0877098A
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Abstract

(57)【要約】 【課題】 データプロセッサにおいて固定および可変バ
ーストの双方の、２種類の外部メモリ装置とのバースト
アクセスを可能にする柔軟性を与える。 【解決手段】 データプロセッサ２１は固定または可変
バーストアクセスを行うために２つの内部バスマスタ装
置３０，３４に応答する外部バスインタフェース回路３
３を含む。データプロセッサ２１は外部制御信号をアク
ティベイトしてバーストアクセスが固定または可変バー
ストアクセスであるかを示す。データプロセッサ２１は
アクセスされたメモリ領域のポートサイズをポートサイ
ズ信号を外部バスインタフェース回路３３に提供するこ
とによって指示する。外部バスインタフェース回路３３
は、もしアクセスされたロケーションが内部バス３１と
異なるポートサイズを有するメモリ２４に対応すれば、
バーストサイクルを外部バス２２，２３上の２つまたは
それ以上のバーストサイクルに分解する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は一般的にはデータ
プロセッサに関し、かつより特定的には、バーストメモ
リアクセス（ｂｕｒｓｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ
ｅｓ）をサポートするデータプロセッサに関する。
【０００２】
【従来の技術】コンピュータシステムにおいては、中央
処理ユニット（ＣＰＵ）はアクセスされるデータエレメ
ントを集合的に格納する一群のメモリセルの独自のロケ
ーションを示すアドレスを提供することによってメモリ
にアクセスする。ＣＰＵはアドレスバスに対しアドレス
を、かつ１つまたはそれ以上の制御信号を、前記アドレ
スが有効でありかつバスサイクルが開始されたことを通
知するために、提供することによってバスサイクルと称
されるものを開始する。読出し／書込み制御信号が次に
前記アクセスが読出しアクセスであるべきかあるいは書
込みアクセスであるべきかを指示する。引続き、前記バ
スサイクルが読出しサイクルであればデータエレメント
がデータバスから読出され、あるいは前記バスサイクル
が書込みサイクルであればデータバスに与えられる。そ
のようなアクセスに便宜を計るためメモリ装置はアドレ
スおよびデータバスに接続され、かつ前記アドレスバス
上のアドレスによって示されるロケーションで、読出し
サイクルの間はデータを前記データバスに提供し、ある
いは書込みサイクルの間は前記データバスによってデー
タを格納する。この種のバスサイクルは少なくとも２つ
のクロックサイクルを必要とし、かつ典型的には４つま
たはそれ以上のクロックサイクルを必要とする。
【０００３】効率を改善する努力によって、より高速の
アクセスのためにコンピュータ構造はいくつかの付加的
なモードを開発した。例えば、いくつかの集積回路メモ
リ装置においては、いくつかの記憶セルが同時にアクセ
スされかつそれらの内容が一時的にバッファに保持され
る。典型的には、これらの「余分の」記憶セルのアドレ
スは元のアクセスアドレスから１ビットまたは２ビット
のみ異なっている。しかしながら、これらのセルへの引
続くアクセスはアクセスのアドレスを変更することなく
単にアクセスサイクルを実行することによって達成でき
る。技術的には、そのようなメモリは「ニブルモード」
と称される。いくつかの他の集積回路メモリにおいて
は、元のアクセスアドレスの一部は１（またはそれ以
上）の引続くアクセスに対するものとすることができ、
それによってアドレスの下位部分のみがデコード、その
他が行われる必要がある。従って、いったん元のアクセ
スが完了すると、「関連する」記憶セルへの引続くアク
セスは非常に迅速なものとなる。この種のメモリはしば
しば「コラムモード」または「スタティックコラム」と
称される。そのような強化された性能のメモリ装置を使
用して構成されたメモリシステムにおいては、その効果
はメモリシステムがｍの「バースト」でいくつかのオペ
ランドの迅速な転送を支持できるようにすることであ
り、この場合ｍは２のｎ乗であり、ｎは整数でありかつ
選択されたメモリ装置に特有のものである。
【０００４】バーストアクセスの有用性の１つの例はＣ
ＰＵがオンチップ・キャッシュを有する場合である。Ｃ
ＰＵが更新される必要があるキャッシュのラインをアク
セスするとき（キャッシュミスとして知られている）、
キャッシュは１組のデータワードが外部メモリから読ま
れることを要求する。この動作はキャッシュライン充填
（ｃａｃｈｅ ｌｉｎｅ ｆｉｌｌ）として知られてい
る。キャッシュラインは任意の数のバイトまたはワード
のデータであるが、一般的には４ワードであり、この場
合１ワードは典型的には３２ビット長である。バースト
モードが利用可能とすることにより、外部メモリに対す
るキャッシュライン充填動作は４バスサイクル（「４ビ
ート（ｆｏｕｒ ｂｅａｔ）」）バーストサイクルから
構成される。この４ビートのバーストサイクルは効率的
であり、キャッシュが最少数のクロックサイクルの間バ
スを制御することを要求し、かつキャッシュラインが連
続的なアクセスで満たされるようにし、もし他の装置が
キャッシュラインのワードをキャッシュがアクセスする
間に該メモリロケーションをアクセスすれば生じ得るコ
ヒーレンシーの問題を低減または除去することができ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、時間が
経つにつれて、集積回路の密度は増大し、複雑さを増し
てきている。この集積度の増大に対処しかつより一層柔
軟性あるバースト動作のモードを持つ必要がある。
【０００６】
【課題を解決するための手段】これらの問題は本発明に
よって達成され、その特徴および利点は添付の図面とと
もに以下の詳細な説明を参照することによりさらに明瞭
に理解されるであろう。
【０００７】本発明によれば、制御されたバーストメモ
リアクセスを備えたデータプロセッサ（２１）が提供さ
れ、該データプロセッサは、第１の所定の幅を有する内
部データバス（３１）、前記内部データバス（３１）に
結合され命令を実行しかつメモリにアクセスするための
前記第１の所定の幅のデータ経路を有し、かつメモリア
クセス要求信号を提供して対応する第１の所定の数のア
クセスにおける第１の所定の数のデータエレメントのア
クセスを要求する制御出力端子を有する中央処理ユニッ
ト（３０）、前記中央処理ユニット（３０）に結合さ
れ、外部データバス（２２）に結合された外部メモリ
（２４）が第１の所定の幅を有するかあるいは第２の所
定の幅を有するかを指示するポートサイズ信号を提供す
るチップ選択回路（３２）、そして前記内部データバス
（３１）に結合された第１のポート、前記外部データバ
ス（２２）に結合された第２のポート、および前記メモ
リアクセス要求信号および前記ポートサイズ信号を受け
るための制御入力端子を有する外部バスインタフェース
回路（３３）、を具備し、前記外部バスインタフェース
回路（３３）は前記メモリアクセス要求信号に応答して
おのおの前記第１の所定の幅を有する前記第１の所定の
数のデータエレメントを前記内部データバス（３１）に
提供し、前記外部バスインタフェース回路（３３）はさ
らに前記ポートサイズ信号に応答して、前記ポートサイ
ズ信号が前記外部メモリ（２４）が前記第１の所定の幅
を有すれば前記外部メモリ（２４）への前記第１の所定
の数のアクセスを行うか、あるいは前記ポートサイズ信
号が前記外部メモリ（２４）が前記第２の所定の幅を有
する場合には前記外部メモリ（２４）への第２の所定の
数のアクセスを行うことを特徴とする。
【０００８】
【発明の実施の形態】本発明に係わるデータプロセッサ
は外部メモリ装置による２つのタイプのバーストアクセ
ス、固定バーストおよぴ可変バーストの双方、を行うた
めの柔軟性を提供する。この柔軟性は外部バスインタフ
ェース回路がモジュール方式で設計できかつ単一のタイ
プのバスマスタ装置（固定または可変バーストのいずれ
か）を備えた集積回路データプロセッサ、ならびに両方
のタイプのバスマスタ装置を備えた集積回路データプロ
セッサの双方において使用できるようにする。前記デー
タプロセッサはまた外部メモリがデータプロセッサの内
部バスと異なるデータバスサイズを有する場合に外部メ
モリへのバーストアクセスを達成する能力を含む。ま
た、前記データプロセッサは改善されたアドレスラッピ
ング（ａｄｄｒｅｓｓ ｗｒａｐｐｉｎｇ）メカニズム
を有する。これらの利点は以下の図１に示される、特定
の実施例を参照することによってさらに明らかになるで
あろう。
【０００９】図１は、本発明に係わる制御されたバース
トメモリアクセスを備えたデータプロセッサ２１をブロ
ック図形式で示す。データプロセッサ２１はデータ処理
システム２０に関連して示されており、該データ処理シ
ステム２０はまたデータバス２２、アドレスバス２３、
第１の１６ビットメモリ装置２４、第２の３２ビットメ
モリ装置２５、および制御バス２６を含んでいる。デー
タプロセッサ２１、メモリ２４、およびメモリ２５のお
のおのは「クロック（ＣＬＯＣＫ）」と名付けられた入
力クロック信号に関して同期している。データプロセッ
サ２１は３２ビットの双方向データパス（ｄａｔａ ｐ
ａｔｈ）を有し、該双方向データパスは２つのセクショ
ン、すなわち“Ｄ０−Ｄ１５”と名付けられた信号を導
く第１のセクション、および“Ｄ１６−Ｄ３１”と名付
けられた信号を導く第２のセクションに分解される。ア
ドレスバス２３は３２ビットのアドレスバスを形成し、
３２ビットの内Ａ０〜Ａ２９はアドレスバス２３によっ
て導かれる。“ＢＥ０−ＢＥ２”と名付けられたバイト
イネーブル信号による付加的なシグナリングは３２ビッ
トのバイトアドレスを形成するが、これらのバイトイネ
ーブル信号は図１においては制御バス２６の一部として
示されている。
【００１０】メモリ２４および２５のおのおのはアドレ
スバス２３に接続された入力およびデータバス２２への
双方向接続を有する。しかしながら、１６ビットのメモ
リ２４は３２ビットのデータバス２２の下位１６ビット
にのみ接続されている。メモリ２５はアドレスバス２３
に接続された入力を有しかつデータバス２２のおのおの
の１６ビットのセクションへの双方向接続を有する。制
御バス２６は１０の制御信号を導き、これらはデータ処
理システム２０の動作のために必要なものである。さら
に、制御バス２６の制御信号のいくつかは特にデータ処
理システム２０の第１のモードの動作に関連している。
制御バス２６によって導かれる信号はさらに以下の表１
に示されている。なお、ここで記号＊は信号の否定また
は反転を表わし、図面中で使用されているオーバーバー
（上線）に対応する。
【表１】 信号名 信号の説明 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ＊ＢＥＯ−＊ＢＥ２ 外部バイトイネーブル信号 ＊ＴＳ 転送開始。外部バスインタフェース回路３３はバスアク セスの始めに１クロック（ＣＬＯＣＫ）サイクルの間こ の信号をアクティベイトする。 ＊ＢＵＲＳＴ バーストサイクル。 ＊ＦＩＸ 固定バーストアクセス。この信号は固定された４ビート バーストアクセスを示すためにアクティブになる。 ＊ＡＡＣＫ アドレス（ＡＤＤＲＥＳＳ）アクノレッジ。この信号は バスサイクルのアドレスフェーズを終了させ、外部バス インタフェース回路３３がパイプライン可能な装置への 他のアクセスを開始できるようにする。 ＊ＴＡ 転送アクノレッジ。この信号はバスサイクルのデータフ ェーズ、またはバーストアクセスの間のおのおののビー トの正常な完了を示す。 ＊ＢＤＩＰ バーストデータ進行中。この信号はデータビートが固定 バーストアクセスに起こっていることを示す。 ＊ＬＡＳＴ バーストの最後のビート。この信号は最後のデータビー トがバスサイクルの間に転送されるときに前記クロック のローからハイへの遷移時にアクティブとなる。 ＊ＢＩ バースト禁止。この入力信号はアドレスされた装置がバ ースト能力をもたないことを示す。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
【００１１】データプロセッサ２１は概略的に中央処理
ユニット（ＣＰＵ）コア３０、１組の内部バス３１、チ
ップ選択回路３２、外部バスインタフェース回路３３、
およびダイレクトメモリアクセス（ＤＭＡ）コントロー
ラ３４を含む。ＣＰＵコア３０は複雑命令セットコンピ
ュータ（ＣＩＳＣ）、少数命令セットコンピュータ（Ｒ
ＩＳＣ）、デジタル信号プロセッサ（ＤＳＰ）、あるい
は同様のアーキテクチャのような任意のタイプのデータ
プロセッサのアーキテクチャを使用して構成できる。図
示された実施例では、ＣＰＵコア３０は別個の命令およ
びデータパスを備えたハーバード（Ｈａｒｖａｒｄ）ア
ーキテクチャを有するＲＩＳＣデータプロセッサであ
る。従って、内部バス３１は命令バスおよびデータバス
の双方を含む。
【００１２】ＣＰＵコア３０はまたＣＰＵコア３０の動
作のための高速ローカルメモリとして機能するキャッシ
ュ３５を含む。技術的によく知られているように、キャ
ッシュ３５は遭遇する可能性があるしばしば使用される
命令を格納し、それによってデータプロセッサ２１の性
能を向上させる。命令のメモリロケーションへのアクセ
スを検出すると、キャッシュ３５は外部メモリ、すなわ
ちＣＰＵコア３０の外部のメモリ、にアクセスして対応
するメモリロケーションおよび与えられた数の隣接メモ
リロケーションをフェッチする。次に、もしＣＰＵコア
３０がキャッシュ３５にメモリからデータをロードさせ
た命令に隣接する命令にアクセスすれば、その場合はキ
ャッシュ３５はこれらのメモリロケーションの内容をも
含んでいることになる。しかしながら、もしＣＰＵコア
３０が命令メモリにアクセスしかつキャッシュ３５がそ
のメモリロケーションの内容を記憶していない場合は、
キャッシュ３５は外部メモリからデータをフェッチする
必要がある。キャッシュ３５はこれをいくつかの隣接メ
モリロケーションにアクセスする必要性を意味する「キ
ャッシュ充填要求（ＣＡＣＨＥ ＦＩＬＬ ＲＥＱＵＥ
ＳＴ）」と名付けられた信号をアクティベイトすること
によって達成する。外部バスが利用可能なときに、キャ
ッシュ３５はキャッシュに格納するために要求されたラ
インをフェッチするために内部バス３１を通して外部バ
スへのバスサイクル（この場合読出しサイクル）を行
う。従って、キャッシュ３５はバスマスタ装置として機
能し、すなわちバスサイクルを開始しかつ制御すること
ができる装置として機能する。
【００１３】チップ選択回路３２はＣＰＵコア３０に対
し周辺の回路でありデータプロセッサ２１の集積度を増
大し、それによって基板スペースを節約する。プログラ
ミングの後、チップ選択回路３２は一般に出力イネーブ
ル（ＯＥ）、書込みイネーブル（ＷＥ）、およびチップ
イネーブル（ＣＥ）として知られた信号をアクティベイ
トし、これらは商業的に入手可能なメモリ集積回路の入
力に直接供給できる。このシグナリングを達成するた
め、チップ選択回路３２は特定のインタフェース特性を
備えたメモリ領域を規定するためにプログラミングする
ことができる。チップ選択回路３２は入力アドレスおよ
び１組の保護属性（ｐｒｏｔｅｃｔｉｏｎａｔｔｒｉｂ
ｕｔｅｓ）を受けかついくつかの領域の内の１つにおけ
る整合のためにあらかじめプログラムされた値をチェッ
クする。もしチップ選択回路３２が整合を検出すれば、
その領域に所在するメモリチップに接続されたプログラ
ムされたチップ選択信号をアクティベイトする。さら
に、チップ選択回路３２は外部バスアクセスのアドレス
およびデータフェーズを終了させるためにアクノレッジ
信号を戻す能力を有する。この目的のため、チップ選択
回路３２はアドレスアクノレッジ信号ＡＡＣＫを提供し
てアクセスのアドレスフェーズの終了を通知するようプ
ログラムすることができる。チップ選択回路３２はまた
転送アクノレッジ信号ＴＡを戻してバスサイクルのデー
タフェーズの終了を指示する。
【００１４】チップ選択回路３２はさらに単一の信号ま
たは複数の信号とすることができる「ポートサイズ（Ｐ
ＯＲＴ ＳＩＺＥ）」と名付けられた信号によって前記
領域内のメモリ集積回路へのデータインタフェースのサ
イズに関する情報を格納する。例えば、チップ選択回路
３２は１６ビットのメモリ２４へのアクセスを１６ビッ
トのアクセスとして認識するようプログラムされかつ前
記ポートサイズ信号を適切な論理状態で提供してこれを
外部バスインタフェース回路３３に指示することができ
る。同様に、チップ選択回路３２は３２ビットメモリ２
５へのアクセスを検出しかつ前記ポートサイズ信号を戻
して３２ビットのアクセスを指示する。後に明らかにな
るように、外部メモリのポートサイズ特性に関連する情
報の格納はバーストアクセスの間の外部バスインタフェ
ース回路３３の動作において重要なものである。
【００１５】外部バスインタフェース回路３３は内部バ
ス３１に接続された第１のポート、外部データバス２２
に接続された第２のポート、外部アドレスバス２３、お
よび外部制御バス２６を有する。さらに、外部バスイン
タフェース回路３３は少なくとも２つのバスマスタ装置
からバースト要求信号を受けるための少なくとも２つの
入力を有する。図１において、外部バスインタフェース
回路３３は第１のバースト要求入力（キャッシュ充填要
求：ＣＡＣＨＥ ＦＩＬＬ ＲＥＱＵＥＳＴ）をＣＰＵ
コア３０のキャッシュ３５から受ける。外部バスインタ
フェース回路３３はまた「ＤＭＡ要求（ＤＭＡ ＲＥＱ
ＵＥＳＴ）」と名付けられた第２のバースト要求入力信
号をＤＭＡコントローラ３４から受ける。外部バスイン
タフェース回路３３はまたアドレスおよび属性情報をチ
ップ選択回路３２に提供し、かつチップ選択回路３２に
おいて規定されるインタフェースに関連するいくつかの
信号をチップ選択回路３２から受ける。これらの信号は
ＡＡＣＫ，ＴＡおよびポートサイズ（ＰＯＲＴ ＳＩＺ
Ｅ）を含む。
【００１６】データプロセッサ２１はまた内部バス３１
への双方向接続および信号ＤＭＡ要求を提供するための
出力を有するＤＭＡコントローラを含む。ＤＭＡコント
ローラ３４は他のバスマスタ装置の例であり、この例で
は、可変バーストアクセスを開始できるものである。他
の実施例では、データプロセッサ２１はＣＰＵコア３０
のような単一のバスマスタ装置のみ、あるいは２つまた
はそれ以上のバスマスタ装置を含むものとすることがで
きる。
【００１７】外部バスインタフェース回路３３はモジュ
ール方式であり、それはその外部バスインタフェース回
路３３が固定バーストアクセスを要求する第１のタイプ
のバスマスタ装置および可変バーストアクセスを要求す
る第２のタイプのバスマスタの双方に応答する入力をも
つからである。例えば、キャッシュ３５が前記キャッシ
ュ充填要求信号をアクティベイトしたときは、それはあ
るあらかじめ規定された数のデータエレメントがキャッ
シュラインを満たすために外部バス２２上にフェッチさ
れることを要求する。キャッシュラインのサイズは任意
の特定のキャッシュに固定される。これに対し、ＤＭＡ
コントローラ３４は事前に知られていない可変サイズの
データを外部データバス２２から要求する。ＤＭＡコン
トローラ３４がバーストの長さを外部バスインタフェー
ス回路３３に通知するために使用できるいくつかの可能
な方法がある。１つの方法はＤＭＡコントローラ３４が
バーストの寸法を表す一群の信号を外部バスインタフェ
ース回路３３に提供することである。次に外部バスイン
タフェース回路３３はこの値をカウンタにロードしかつ
前記カウンタがゼロまでカウントするまで続くバースト
を行う。可変バースト要求の開始および終了を知らせる
別の方法は“ＢＤＩＰＤ”（図１には示されていない）
で表される信号による方法である。信号ＢＤＩＰＤはバ
ーストアクセスのデータフェーズの開始時にアクティブ
となりかつ該バーストアクセスの最後のバーストビート
においてインアクティブとなる。前記“ＢＤＩＰＤ”信
号はバーストの長さを決定する情報を前記マルチビット
バーストサイズの信号に対して単一の信号として伝達す
るから、ＢＤＩＰＤの技術によるシグナリングは好まし
いものである。
【００１８】図２および図３は図１におけるデータプロ
セッサ２１の動作を理解する上で有用なタイミング図を
示す。特に、図２は固定バーストアクセスのタイミング
図を示す。データプロセッサ２１の関係では、この固定
バーストアクセスはキャッシュ３５が前記キャッシュ充
填要求信号をアクティベイトすることによって開始され
るバーストを表す。データ処理システム２０において、
信号は前記クロック信号のローからハイへの遷移でタイ
ミングが合せられる。図２において、バーストアクセス
の間のクロック信号のローからハイへの引続く遷移はそ
れぞれ“ｔ１”，“ｔ２”，“ｔ３”，“ｔ４”，“ｔ
５”，および“ｔ６”で示されている。ｔ１よりあるセ
ットアップ時間前に、外部バスインタフェース回路３３
は“Ａ１”と名付けられたアドレスをアクティベイト
し、かつアクセスの開始を信号ＴＳをアクティベイトす
ることによって通知する。外部バスインタフェース回路
３３はこのアクセスが信号ＢＵＲＳＴおよび信号ＦＩＸ
の双方を、ｔ１のあるセットアップ時間前に、アクティ
ベイトすることによってこのアクセスが固定バーストア
クセスであるべきことを通知する。図２のタイミング図
で示された実施例では、アクセスされたメモリ装置、ま
たはチップ選択回路３２、が信号ＡＡＣＫをアクティベ
イトすることによってアドレスをｔ１のあるセットアッ
プ時間前にアクノレッジする。さらに、この図示された
実施例では、メモリはチップ選択回路３２が信号ＴＡを
ｔ２においてインアクティブに保つために外部メモリ装
置によってｔ２において挿入される１つの待機状態を必
要とする。外部バスインタフェース回路３３は信号ＢＤ
ＩＰをｔ３のあるセットアップ時間前にアクティベイト
し、データフェーズおよび第１のデータエレメントの転
送の開始を通知する。この最初のデータエレメントはｔ
３のあるセットアップ時間前に転送されかつ図２では
“Ｄ１”として示されている。図２のデータ（ＤＡＴ
Ａ）信号は外部バスインタフェース回路３３によってデ
ータバス２２に提供されるデータ、またはデータバス２
２から外部バスインタフェース回路３３によって受信さ
れるデータを表し、すなわち、それぞれ書込みサイクル
または読出しサイクルを表す。
【００１９】信号ＢＵＲＳＴおよびＦＩＸのアクティベ
イションに応じて、アクセスされたメモリ装置は固定バ
ーストアクセスを認識する。このメモリ装置はアドレス
Ａ１において読出しかつバーストを完了するために所定
の固定された数のアクセスにわたり内部カウンタを増分
する。図２に示された実施例では、固定された４ビート
のバーストがアクセスされた装置の引続くクロック遷移
ｔ３，ｔ４，ｔ５およびｔ６におけるそれぞれデータエ
レメントＤ１，Ｄ２，Ｄ３およびＤ４の読出しまたは書
込みによって認識される。データプロセッサ２１はまた
２つの認識されるバーストプロトコルの内のいずれか１
つをサポートすることによって柔軟性ある（ｆｌｅｘｉ
ｂｌｅ）バーストプロトコルをサポートする。モトロー
ラ・プロトコルとして知られた第１のプロトコルにおい
ては、外部バスインタフェース回路３３は信号ＢＤＩＰ
をアクティベイトしてバーストの引続くビートの転送を
通知する。バーストの終了は信号ＢＤＩＰがインアクテ
ィブになることによって示される。この信号はバースト
サイクルが継続しており従って他のタイプのアクセスに
対してはバーストサイクルが早期に終了できることを示
すために重要である。
【００２０】しかしながら、さらに信号ＢＤＩＰを導く
集積回路ピンは他の知られたバーストシグナリングのプ
ロトコルを使用して信号「ラスト（ＬＡＳＴ）」を導く
ようプログラムできる。この他の知られたバーストシグ
ナリングプロトコルにおいては、バーストのビートは信
号ＬＡＳＴがバーストの最後のビートにおいてアクティ
ベイトされるまで続く。図２に示されるように、信号Ｌ
ＡＳＴはバーストの最後のビートを示すためにｔ６のあ
るセットアップ時間前にアクティベイトされる。
【００２１】図３は、可変バーストアクセスのタイミン
グ図を示す。図２の場合と同様に、クロックの引続くロ
ーからハイへの遷移はそれぞれｔ１〜ｔ６で示されてい
る。また図２と同様に、外部バスインタフェース回路３
３は信号ＴＳおよび信号ＢＵＲＳＴをｔ１の前のセット
アップ時間にアクティベイトする。しかしながら、図２
に示されたタイミングと異なり、外部バスインタフェー
ス回路３３は信号ＦＩＸをインアクティブに保ちバース
トが可変長バーストであることを示す。図２と同様に図
３において示されているように、アクセスされるメモリ
装置またはチップ選択回路３２はアドレスフェーズを信
号ＡＡＣＫのアクティベイションによりｔ１の前のセッ
トアップ時間にアクノレッジする。また図２と同様に、
待機状態をデータフェーズ中に挿入するため信号ＴＡは
ｔ２においてインアクティブに留っている。時間ｔ３に
おいて、データエレメントＤ１は転送されかつ信号ＢＤ
ＩＰはアクティブであり、これはバーストの引続くビー
トが次のクロックサイクルにおいて生じることを示す。
これはｔ４におけるデータエレメントＤ２の転送によっ
て生じる。しかしながら、ｔ４においてはまた、信号Ｂ
ＤＩＰはインアクティブとなって前記転送されたデータ
エレメントＤ２はバーストの最後のビートであることを
通知する。外部バスインタフェース回路３３はパイプラ
イン化されたアクセスをサポートするから、“Ａ２”で
示される引続くパイプライン化されたアドレスはｔ２の
あるセットアップ時間前に有効でありかつ第２のアクセ
スのパイプライン化は外部バスインタフェース回路３３
が、ｔ２のあるセットアップ時間前に、信号ＴＳおよび
ＢＵＲＳＴをアクティベイトすることによって示され
る。しかしながら、ｔ４における第１のアクセスの最後
のデータフェーズに続いてのみ、アクセスされるメモリ
装置またはチップ選択回路３２はｔ５において信号ＡＡ
ＣＫをアクティベイトする。前と同様に、アクセスされ
るメモリ装置またはチップ選択回路３２はｔ６において
信号ＴＡをインアクティブに保つことによりデータフェ
ーズに対し待機状態を挿入する。しかしながら、外部バ
スインタフェース回路３３はｔ６において信号ＢＤＩＰ
をアクティベイトし第２の引続くバーストアクセスのデ
ータの最初のビートを通知する。
【００２２】図４は、図１のチップ選択回路３２の詳細
なブロック図を示す。チップ選択回路３２はモジュール
化されており異なるアプリケーションに対する再構築が
可能である。チップ選択回路３２は信号の相互接続のた
めに概略的に２つのバスを含んでおり「デコードバス
（ＤＥＣＯＤＥ ＢＵＳ）」８１と名付けられた第１の
バス、および「タイミングバス（ＴＩＭＩＮＧ ＢＵ
Ｓ）」８２と名付けられた第２のバスを含む。チップ選
択回路３２はまたアドレスデコード段９０、タイミング
制御段１００、およびピン構成段（ｐｉｎ ｃｏｎｆｉ
ｇｕｒａｔｉｏｎｓｔａｇｅ）１１０を含む。チップ選
択回路３２はモジュール化されておりかつアドレスデコ
ード段９０に第１の任意の数のアドレスデコーダを、タ
イミング制御段１００に第２の任意の数の制御ユニット
を、かつピン構成段１１０に第３の任意の数のピン構成
論理回路を含めることによって再構築可能である。
【００２３】図４に示されるように、アドレスデコード
段９０は代表的なアドレスデコーダ９１，９４および９
７を含む。アドレスデコーダ９１はベースアドレスレジ
スタ９２およびオプションのレジスタ９３を含む。ベー
スアドレスレジスタ９２はアドレスデコーダ９１に関連
するプログラム可能な領域に対するベースアドレスを規
定する。オプションのレジスタ９３はアドレスデコーダ
９１に関連する領域のサイズおよびこの領域の属性に関
連する他のプログラム可能なフィールドを含む。アドレ
スデコーダ９１は外部バスインタフェース回路３３を通
して内部バス３１によって導かれるアドレスを受取り、
かつこのアドレスが前記オプションのレジスタ９３のサ
イズフィールドにおけるベースアドレスレジスタ９２に
よって規定される領域内にあるか否かを見るため比較を
行う。アドレスの整合に応じて、アドレスデコーダ９１
は制御信号をデコードバス８１に提供する。同様に、ア
ドレスデコーダ９４および９７もまた前記アドレスがそ
れらの対応するプログラム可能な領域内にあるか否かを
検出し、かつそれに応じてデコードバス８１に制御信号
を提供する。アドレスデコード段９０におけるアドレス
デコーダの数は異なるシステムの必要に対処するために
任意のものとすることができ、かつ柔軟性とチップサイ
ズとの間にトレードオフがある。例えば、いくつかの用
途においては、より柔軟性あるソフトウエアまたはシス
テムアーキテクチャに対処するために利用可能なプログ
ラム可能領域の数を増大することが有用である。他の用
途では、アドレスデコーダの数は集積回路のコストを最
小にするために低減することができる。
【００２４】前記サイズフィールドに加えて、前記オプ
ションのレジスタに注目すべき３つの他のフィールドが
ある。ＡＣＫ＿ＥＮフィールドはアドレスがチップ選択
回路３２においてプログラムされた領域内にある場合に
チップ選択回路３２が前記ＡＡＣＫおよびＴＡ信号を戻
すか否かを決定する。もしＡＣＫ＿ＥＮフィールドが２
進“１”にセットされていれば、チップ選択回路３２は
その領域に対する転送アクノレッジＴＡおよびアドレス
アクノレッジＡＡＣＫフィールドを戻す。転送アクノレ
ッジ遅延（ＴＡ＿ＤＬＹ）フィールドとして知られたさ
らにほかのフィールドはチップ選択回路３２に前記ＴＡ
信号を外部バスインタフェース回路３３に戻す前に待機
状態を挿入させる。インタフェースタイプ（ＩＴＹＰ
Ｅ）フィールドはまた、後にさらに説明するように、チ
ップ選択回路３２がＴＡを戻すときに影響を与える。
【００２５】特に注目されるオプションレジスタ９３の
第２のフィールドはポートサイズ（ＰＳ）フィールドと
して知られたフィールドである。ＰＳフィールドはアク
セスされた領域内のメモリ装置のデータバスサイズを示
す符号化されたフィールドである。ポートサイズフィー
ルドの符号化は以下の表２に示されている。
【表２】 ＰＳ（２進） ポートサイズ −−−−−−−−−−−−−−−−−−−−−−−−−− ００ リザーブ ０１ １６ビットポート １０ ３２ビットポート １１ リザーブ −−−−−−−−−−−−−−−−−−−−−−−−−−
【００２６】他の実施例ではより小さなまたはより大き
なポートサイズを符号化することができ、かつ外部バス
インタフェース回路３３がそれに従ってバーストアクセ
スを制御する。
【００２７】前記ＩＴＹＰＥフィールドは異なるインタ
フェースタイプを規定し、これらはバースト可能（ｂｕ
ｒｓｔａｂｌｅ）および非バースト可能（ｎｏｎ−ｂｕ
ｒｓｔａｂｌｅ）インタフェースの双方を含む。ＩＴＹ
ＰＥフィールドの符号化は以下の表３に示されている。
【表３】 ＩＴＹＰＥフィールド （２進） 装置インタフェースのアクセスタイプ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ００００ １クロック周期より小さいかまたは等しい出力バッ ファターンオフ時間を備えた包括的な非同期領域。 このインタフェースタイプを備えた装置はパイプラ イン化可能（ｐｉｐｅｌｉｎｅａｂｌｅ）ではない 。 ０００１ ２クロック周期の出力バッファターンオフ時間を備 えた包括的非同期領域。このインタフェースタイプ を備えた装置はパイプライン化可能ではない。 ００１０ 非同期＊ＯＥを備えた同期領域。このインタフェー スタイプを備えた装置はパイプライン化可能であり 、非同期装置として機能することができ、かつ＊Ｏ Ｅがアクティベイトされるまでその内部データを読 出しアクセスに際しホールドオフする能力を有する 。 ００１１ 早期（ｅａｒｌｙ）同期＊ＯＥを備えた同期領域。 このインタフェースタイプを備えた装置はパイプラ イン化可能であり、非同期装置として機能すること ができ、かつ＊ＯＥがアクティベイトされるまで読 出しアクセスによってその内部データをホールドオ フする能力を有する。このインタフェースタイプに よってアクセスされる装置は少なくとも１つの待機 状態を持たなければならず、かつもしＴＡ＿ＤＬＹ がゼロ待機状態を示せば、チップ選択回路３２が＊ ＯＥをあたかも前記領域が１つの待機状態を持つよ うに＊ＯＥを発生する。 ０１００ リサーブ。もし誤ってプログラムされれば、対応す るピンはインアクティブに留まる。 ０１０１ 固定バーストアクセス能力のみを備えたバースト可 能領域。このインタフェースは＊ＯＥを有し、パイ プライン化可能であり、かつ＊ＯＥがアクティベイ トされるまでその内部データをホールドオフするこ とができる。このインタフェースは非同期インタフ ェースとして機能することができるが、インタフェ ースによって要求される待機状態の数および＊ＯＥ のアクティベイションの後にのみデータを提供する 。このモードでは、インタフェースは＊ＢＤＩＰ信 号がそれが次のデータを送出すべきことを示すまで 最初のデータビートを有効なものとして保つ。この 領域に対する＊ＯＥは非同期＊ＯＥである。 ０１１０ リザーブ。もし誤ってプログラムされれば、対応す るピンはインアクティブに留まる。 ０１１１ 固定バーストアクセスのみの能力を備えたバースト 可能領域であるが、このインタフェースは＊ＯＥを 有し、パイプライン化可能であり、かつ＊ＯＥがア クティベイトされるまでその内部データをホールド オフできる。このインタフェースは非同期インタフ ェースとして機能することができるが、インタフェ ースによって要求される数の待機状態の後にかつ＊ ＯＥがアクティベイトされた後にのみデータを提供 する。このモードでは、インタフェースは前記＊Ｂ ＤＩＰ信号がそれが次のデータを送出すべきことを 示すまで第１のデータビートを有効に保つ。この領 域に対する＊ＯＥは同期＊ＯＥである。 １０００ 固定バーストアクセスのみを備えたバースト可能領 域。このインタフェースは待機状態カウンタを含み かつ＊ＯＥを持たず、従って装置はそれが要求する 数の待機状態の後にデータをドライブ出力する。こ のタイプはデータバスが利用可能になるまでその内 部データをホールドオフすることができず、従って それはさほどパイプライン化可能ではない。このイ ンタフェースは非同期インタフェースとして機能す るが、待機状態の数が満足された後にのみデータを 提供しかつ１つのクロックの間のみ最初のデータビ ートを有効に保つ。 １００１ ＩＴＹＰＥ＝００１１と同じであるが、領域に対す るアクセスの早期オーバラップの付加的な特徴を備 えている。このタイプのインタフェースはそれが読 出しに際して有効なデータをドライブ出力するかま たは前のアクセスに対する書込みに際してデータを 受ける１クロック期間前にそこへの他のアクセスを パイプライン化できなければならない。 １０１０−１１１１ リザーブ。もし誤ってプログラムされれば、対応す るピンがインアクティブに留まる。 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
【００２８】８つの可能なインタフェースタイプの内、
ＩＴＹＰＥ５，７および８がバースト可能領域を規定す
る。
【００２９】タイミング制御段１００は第２の任意の数
の制御ユニットを含む。タイミング制御段１００におい
ては、２つの制御ユニット１０１および１０２が示され
ている。タイミング制御段１００は外部バスにチップ選
択信号を提供するためのアクセス状態マシンとして機能
し、かつ制御ユニット１０１および１０２のおのおのは
デコードバス８１に接続されて進行中のバスサイクルが
１つまたはそれ以上のプログラム可能な領域の属性と整
合するか否かを指示するためにデコードされた信号を受
ける入力を有する。これに応じて、タイミング制御段１
００の制御ユニットの選択された１つが順次的なタイミ
ング情報をタイミングバス８２に提供して与えられたプ
ログラムされたインタフェースタイプのための適切なタ
イミングを反映する。タイミング制御段１００のために
選択された制御ユニットの数は進行している係属中の
（ｐｅｎｄｉｎｇ）オーバラップするメモリアクセスの
数を決定する。この係属中のメモリアクセスの数はパイ
プラインの深さ（ｐｉｐｅｌｉｎｅ ｄｅｐｔｈ）とし
ても知られている。
【００３０】例えば、アドレスデコード段９０のアドレ
スデコーダ９１はその対応するプログラム可能な領域へ
のアクセスを認識しかつそれに応じて制御信号をデコー
ドバス８１に提供する。タイミング制御段１００におい
ては、制御ユニット１０１のような制御ユニットがこの
バスサイクルと関連するようになりかつこのアクセスの
係属の間にこのアクセスに対しタイミング信号をタイミ
ングバス８２に提供する。第２のアクセスは第１のアク
セスの間に行うことができかつアドレスデコード段９０
におけるアドレスデコーダがその対応するプログラム可
能な領域かつそのオプションレジスタにおいてプログラ
ムされたものに整合する属性を有するものへのアクセス
を認識しかつ制御信号をデコードバス８１に提供する。
制御ユニット１０２のような第２の制御ユニットが次に
タイミングバス８２に対しタイミング信号を提供し始め
ることができインタフェースタイプによって決定される
このアクセスに対する１つまたはそれ以上のチップ選択
制御信号をオーバラップさせることができる。
【００３１】ピン構成段１１０は第３の任意の数のピン
構成論理回路を含む。おのおののピン構成論理回路は１
つの集積回路ピンに対応しかつ専用のものとされる。し
かしながら、集積回路ピンはこのチップ選択信号と他の
信号とで共有されかつその機能をプログラム可能にセッ
トできるようにすることもできる。
【００３２】この第３の任意の数は柔軟性およびシステ
ムのコストの間でより良好なトレードオフを可能にする
ために用途に応じて変えることができる。例えば、コス
トが最も重要な要素でないいくつかのアプリケーション
においては、より大きな数のピン構成論理回路を含めて
より大きな柔軟性およびより大きな数のメモリ装置に対
するチップ選択信号を提供する能力を与えることができ
る。コストがより大きな関心事である他のアプリケーシ
ョンでは、より少ない数のピン構成論理回路を使用でき
る。
【００３３】ピン構成段１１０においては、代表的なピ
ン構成論理回路１１１，１１２および１１３が示され
“ＰＩＮ０”，“ＰＩＮ１”および“ＰＩＮ２”と名付
けられた出力信号をそれぞれ提供している。おのおのの
ピン構成論理回路は制御信号を受けるためのデコードバ
ス８１に接続された１つの入力およびタイミング情報を
受けるためにタイミングバス８２に接続された第２の入
力を有する。おのおののピン構成論理回路はすべての可
能なタイミング情報を受信するから、おのおののピン構
成論理回路は一群のチップ選択機能の内の任意のものと
なるよう構成できる。例えば、ピン構成論理回路１１１
はどのようにピン構成論理回路１１１がプログラムされ
るかに応じて、ＣＥ，ＷＥまたはＯＥ信号の内の任意の
１つとするよう構成できる。従って、アドレスデコード
段９０に第１の任意の数のアドレスデコーダ、第２の任
意の数の制御ユニットをタイミング制御段１００に、そ
して第３の任意の数のピン構成論理回路をピン構成段１
１０に含めることによって、チップ選択回路３２は任意
の数のメモリ領域、任意のアクセスパイプライン深さ、
および任意の数のチップ選択信号を定義することによっ
て最大の柔軟性を提供できる。これらの任意の数は得ら
れるトレードオフを最大にするために実施例によって変
えることができる。
【００３４】図５は、図１の外部バスインタフェース回
路３３の詳細なブロック図を示す。外部バスインタフェ
ース回路３３は概略的に第１のバスインタフェースユニ
ット１２０、第２のバスインタフェースユニット１２
１、アドレスマルチプレクサ（ＭＵＸ）１２２、データ
ＭＵＸ１２３、およびバス制御状態マシン１２４を含
む。前に述べたように、内部バス３１は別個の命令およ
びデータバスを含むハーバードバスである。バスインタ
フェースユニット１２０は内部バス３１のデータ部分に
接続されている。このデータ部分は「Ｌバス（Ｌ−ＢＵ
Ｓ）」として知られている。バスインタフェースユニッ
ト１２０はＬバスの命令およびデータ部分をバス制御状
態マシン１２４の制御の下に「Ｌアドレス（Ｌ−ＡＤＤ
ＲＥＳＳ）」および「Ｌデータ（Ｌ−ＤＡＴＡ）」と名
付けられた部分に分離する。また、バスインタフェース
ユニット１２１は内部バス３１の命令部分に接続されか
つ該命令部分をこれもまたバス制御状態マシン１２４の
制御の下に「Ｉアドレス（Ｉ−ＡＤＤＲＥＳＳ）」と名
付けられたアドレス部分および「Ｉデータ（Ｉ−ＤＡＴ
Ａ）」と名付けられたデータ部分に分離する。従って、
外部バスインタフェース回路３３は外部バスに対し単一
のアクセスのみを提供するためにＬバスおよびＩバスの
アクセスの間で調停しなければならない。
【００３５】アドレスＭＵＸ１２２はＬアドレスを受け
るためにバスインタフェースユニット１２０に接続され
た第１の入力、Ｉアドレスを受けるためにバスインタフ
ェースユニット１２１に接続された第２の入力、および
「アドレス（ＡＤＤＲＥＳＳ）」をアドレスバス２３お
よびチップ選択回路３２に対しバス制御状態マシン１２
４の制御の下に提供するための出力を有する。データＭ
ＵＸ１２３はＬデータを受けるためのバスインタフェー
スユニット１２０に接続された第１の入力、下位データ
を受けるためのバスインタフェースユニット１２１に接
続された第２の入力、およびデータバス２２への双方向
接続を含む。データＭＵＸ１２３はバス制御状態マシン
１２４の制御の下にデータバス２２に対するおよびデー
タバス２２からのデータの転送を制御するよう動作す
る。
【００３６】バス制御状態マシン１２４は上に述べたか
つ特に図２および図３に関して説明したインタフェース
を実施するよう設計された伝統的な状態マシンである。
バス制御状態マシン１２４は「クロック（ＣＬＯＣ
Ｋ）」信号と同期して動作する。バス制御状態マシン１
２４は２ビットの「デコードされたポートサイズ（ＤＥ
ＣＯＤＥＤ ＰＯＲＴ ＳＩＺＥ）」、８ビットのデコ
ードされたＩ−ＩＴＹＰＥ、ＡＣＫ＿ＥＮ信号、ＡＡＣ
Ｋ信号、およびＴＡ信号を含むいくつかの入力信号をチ
ップ選択回路から受ける。前に述べたように、チップ選
択回路３２または外部メモリ装置からのＡＡＣＫおよび
ＴＡ信号はＡＣＫ＿ＥＮ信号の状態に応じて使用され
る。さらに、バス制御状態マシン１２４はＣＰＵコア３
０からかつ特にそのキャッシュ３５から「キャッシュ充
填要求（ＣＡＣＨＥ ＦＵＬＬ ＲＥＱＵＥＳＴ）」信
号を含めて制御信号を受取る。バス制御状態マシン１２
４はまたＤＭＡコントローラ３４からＤＭＡ要求信号お
よびＢＤＩＰＤ信号を含む制御信号を受取る。バス制御
状態マシン１２４はまたいくつかのアプリケーションで
は実施されないかもしれない制御バス２６からＡＡＣＫ
およびＴＡ信号を受取るための入力を有する。バス制御
状態マシン１２４はまたＴＳ，ＢＵＲＳＴ，ＦＩＸおよ
びＢＤＩＰ／ＬＡＳＴ信号を提供するための出力を有す
る。バス制御状態マシン１２４は伝統的な直列的論理状
態マシンであり、図２および図３のタイミング図におい
て前に示したようにＴＳ，ＢＵＲＳＴ，ＦＩＸおよびＢ
ＤＩＰ／ＬＡＳＴ信号を提供する。
【００３７】もしアクセスされたメモリ装置がバースト
禁止されていれば、外部バスインタフェース回路３３は
内部固定バーストアクセスを外部バス上の単一のアクセ
スへと分解する。しかしながら、もしアクセスされた装
置がバースト可能（ｂｕｒｓｔａｂｌｅ）であれば（Ｉ
ＴＹＰＥ５，７または８）、外部バスインタフェース回
路３３は該アクセスをポートサイズおよびバーストのス
タートアドレスに応じて異なるように行う。バースト制
御状態マシン１２４は小さなポートの装置に対し固定さ
れた４ビートのバーストサイクルを実施しかつ異なる
「アドレス」のアライメントに対しラッピングを制御す
るメカニズムを有する。この意味で、「アドレス（ＡＤ
ＤＲＥＳＳ）」はもしそれがダブルワード境界に遭遇す
れば「ダブルワード」アラインされているものと考えら
れる。ダブルワード境界は前記４つの下位「アドレス」
ビットが２進００００または１０００である場合に生じ
る。ダブルワード整列されていない「アドレス」はもし
それがワード境界に遭遇するがダブルワード境界ではな
い場合に「ワード」整列されていると考えられる。ワー
ド整列された（ｗｏｒｄ−ａｌｉｇｎｅｄ）「アドレ
ス」は前記４つの下位「アドレス」ビットが２進０１０
０または１１００である場合に生じる。
【００３８】外部バスインタフェース回路３３はポート
サイズおよび前記「アドレス」がダブルワード整列され
ているかあるいは単にワード整列されているかに応じて
一連のビートを行う。外部の３２ビット装置へのバース
トアクセスは、以下の表４に示されるように、直接的な
ものである。
【表４】 ビート アライメント（４つの下位「アドレス」ビット） −−−−−−−−−−−−−−−−−−−−−−−−−−−−− 第１ ００００ ０１００ １０００ １１００ 第２ ０１００ １０００ １１００ ００００ 第３ １０００ １１００ ００００ ０１００ 第４ １１００ ００００ ０１００ １０００ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−
【００３９】この場合、外部バスインタフェース回路３
３はバーストの最初のビートに対する「アドレス」を提
供し、かつ引続くアドレスは３２ビットのメモリ２５の
内部アドレスカウンタによって与えられる。
【００４０】外部バスインタフェース回路３３は、以下
の表５に示されるように、もしスタートアドレスがダブ
ルワード整列されたものであれば、小さなポート（１６
ビット）装置への２つの４ビートバーストアクセスとし
てキャッシュライン充填のような固定アクセスを行う。
【表５】 バースト／ビート アライメント（４つの下位「アドレス」ビット） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 第１／第１ ００００ １０００ 第１／第２ ００１０ １０１０ 第１／第３ ０１００ １１００ 第１／第４ ０１１０ １１１０ 第２／第１ １０００ ００００ 第２／第２ １０１０ ００１０ 第２／第３ １１００ ０１００ 第２／第４ １１１０ ０１１０ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
【００４１】この場合、外部バスインタフェース回路３
３はおのおののバーストの最初のビートにおいて新しい
「アドレス」を提供する。引続くアドレスは小さなポー
ト装置（メモリ２４のような）の内部アドレスカウンタ
によって提供される。
【００４２】しかしながら、もし前記小さなポート装置
への固定バーストアクセスのスタートアドレスがダブル
ワード整列されていない場合は、外部バスインタフェー
ス回路３３は、以下の表６に示されるように、アクセス
を、２ビートバーストアクセス、これに続く４ビートバ
ーストアクセス、これに続く２ビートバーストアクセス
として行う。
【表６】 バースト／ビート アライメント（４つの下位「アドレス」ビット） −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 第１／第１ ０１００ １１００ 第１／第２ ０１１０ １１１０ 第２／第１ １０００ ００００ 第２／第２ １０１０ ００１０ 第２／第３ １１００ ０１００ 第２／第４ １１１０ ０１１０ 第３／第１ ００００ １０００ 第３／第２ ００１０ １０１０ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
【００４３】おのおのの可能なアライメントおよびポー
トサイズに対し、外部バスインタフェース回路３３は
「データ（ＤＡＴＡ）」が適切なシーケンスで内部バス
３１に提供されることを保証する。
【００４４】本発明が好ましい実施例に関して説明され
たが、当業者には本発明は数多くの方法で変更すること
ができかつ上に特に示しかつ説明したもの以外の数多く
の実施例を取り得ることは明らかであろう。例えば、外
部バスインタフェース回路は種々のシグナリング技術に
よって可変バーストアクセスの開始および終了を認識す
ることができる。さらに、異なる固定バーストサイズも
サポートできる。従って、添付の特許請求の範囲によっ
て本発明の真の精神および範囲内に入る本発明のすべて
の変形をカバーするものと考えている。
【図面の簡単な説明】
【図１】本発明に係わる制御されたバーストメモリアク
セスを備えたデータプロセッサを示すブロック図であ
る。
【図２】図１のデータプロセッサの動作を理解する上で
有用なタイミング図である。
【図３】図１のデータプロセッサの動作を理解する上で
有用なタイミング図である。
【図４】図１のチップ選択回路を示す詳細なブロック図
である。
【図５】図１の外部バスインタフェース回路の詳細なブ
ロック図である。
【符号の説明】 ２０ データ処理システム ２１ データプロセッサ ２２ データバス ２３ アドレスバス ２４ 第１の１６ビットメモリ装置 ２５ 第２の３２ビットメモリ装置 ２６ 制御バス ３０ ＣＰＵコア ３１ 内部バス ３２ チップ選択回路 ３３ 外部バスインタフェース回路 ３４ ＤＭＡコントローラ ３５ キャッシュ ８１ デコードバス ８２ タイミングバス ９０ アドレスデコード段 １００ タイミング制御段 １１０ ピン構成段 ９１，９４，９７ アドレスデコーダ １０１，１０２ 制御ユニット １１１，１１２，１１３ ピン構成論理回路 １２０ Ｌバス用バスインタフェースユニット １２１ Ｉバス用バスインタフェースユニット １２２ アドレスマルチプレクサ １２３ データマルチプレクサ １２４ バス制御状態マシン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウォレス・ビー・ハーウッド・ザサード アメリカ合衆国テキサス州78733、オース チン、クリークス・エッジ・パークウェイ 2806

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 制御されたバーストメモリアクセスを備
    えたデータプロセッサ（２１）であって、 第１の所定の幅を有する内部データバス（３１）、 前記内部データバス（３１）に結合され命令を実行しか
    つメモリにアクセスするための前記第１の所定の幅のデ
    ータ経路を有し、かつメモリアクセス要求信号を提供し
    て対応する第１の所定の数のアクセスにおける第１の所
    定の数のデータエレメントのアクセスを要求する制御出
    力端子を有する中央処理ユニット（３０）、 前記中央処理ユニット（３０）に結合され、外部データ
    バス（２２）に結合された外部メモリ（２４）が第１の
    所定の幅を有するかあるいは第２の所定の幅を有するか
    を指示するポートサイズ信号を提供するチップ選択回路
    （３２）、そして前記内部データバス（３１）に結合さ
    れた第１のポート、前記外部データバス（２２）に結合
    された第２のポート、および前記メモリアクセス要求信
    号および前記ポートサイズ信号を受けるための制御入力
    端子を有する外部バスインタフェース回路（３３）、 を具備し、前記外部バスインタフェース回路（３３）は
    前記メモリアクセス要求信号に応答しておのおの前記第
    １の所定の幅を有する前記第１の所定の数のデータエレ
    メントを前記内部データバス（３１）に提供し、 前記外部バスインタフェース回路（３３）はさらに前記
    ポートサイズ信号に応答して、前記ポートサイズ信号が
    前記外部メモリ（２４）が前記第１の所定の幅を有すれ
    ば前記外部メモリ（２４）への前記第１の所定の数のア
    クセスを行うか、あるいは前記ポートサイズ信号が前記
    外部メモリ（２４）が前記第２の所定の幅を有する場合
    には前記外部メモリ（２４）への第２の所定の数のアク
    セスを行うことを特徴とする制御されたバーストメモリ
    アクセスを備えたデータプロセッサ（２１）。
  2. 【請求項２】 制御されたバーストメモリアクセスを備
    えた集積回路データプロセッサ（２１）であって、 内部バス（３１）、 前記内部バス（３１）に結合され、その制御出力端子に
    第１のバースト要求信号を提供することによって所定の
    数のデータビートを有する第１のバーストアクセスを達
    成する第１の内部バスマスタ装置（３０）、 前記内部バス（３１）に結合され、その出力端子に第２
    のバースト要求信号を提供することによって可変数のデ
    ータビートを有する第２のバーストアクセスを行なう第
    ２の内部バスマスタ装置（３４）であって、該第２の内
    部バスマスタ装置（３４）は前記第２のバーストアクセ
    スの開始および終了を指示するもの、そして前記内部バ
    ス（３１）に結合された第１のポート、外部データバス
    （２２）に結合された第２のポート、前記第１および第
    ２のバースト要求信号を受けるための制御入力端子、お
    よびフィクス（ｆｉｘ）信号を提供するための制御出力
    端子を有する外部バスインタフェース回路（３３）、 を具備し、前記外部バスインタフェース回路（３３）は
    前記第１のバースト要求信号に応じて前記フィクス信号
    をアクティベイトしかつ前記所定の数のデータビートを
    前記第１の内部バスマスタ装置（３０）と前記外部デー
    タバス（２２）との間で転送するために少なくとも１つ
    の対応する外部バーストサイクルを行ない、 前記外部バスインタフェース回路（３３）は前記第２の
    バースト要求信号に応じて前記フィクス信号をインアク
    ティブに保ちかつ前記可変数のデータビートを前記第２
    の内部バスマスタ装置（３４）と前記外部データバス
    （２２）との間で転送するために少なくとも１つの外部
    バーストサイクルを行なうことを特徴とする制御された
    バーストメモリアクセスを備えた集積回路データプロセ
    ッサ（２１）。
  3. 【請求項３】 外部バスインタフェース回路（３３）で
    あって、 第１および第２のバースト要求信号を受けるための制御
    入力端子、 内部バス（３１）からバーストアドレスを受けるアドレ
    ス入力端子、 外部バス（２２，２３）に対しアドレスを提供するアド
    レス出力端子、 フィクス（ｆｉｘ）信号を提供するための制御出力端
    子、 前記内部バス（３１）に結合された入力、制御入力端
    子、および前記外部バス（２２，２３）に結合された出
    力を有するアドレス転送エレメント（１２２）、前記内
    部バス（３１）に結合された第１の端子、制御入力端
    子、および前記外部バス（２２，２３）に結合された第
    ２の端子を有するデータ転送エレメント（１２３）、そ
    して前記外部バスインタフェース回路（３３）の前記制
    御入力端子および前記制御出力端子に結合された状態マ
    シン（１２４）、 を具備し、前記状態マシン（１２４）は前記第１のバー
    スト要求信号に応じて前記フィクス信号をアクティベイ
    トしかつ前記内部バス（３１）と前記外部バス（２２，
    ２３）との間で所定の数のデータビートを転送するため
    に前記アドレス（１２２）およびデータ（１２３）転送
    エレメントを作動させることにより少なくとも１つの対
    応する外部バーストサイクルを行ない、 前記外部バスインタフェース回路（３３）は前記第２の
    バースト要求信号に応じて前記フィクス信号をインアク
    ティイブに保ちかつ前記内部バス（３１）と前記外部バ
    ス（２２，２３）との間で可変数のデータビートを転送
    するために前記アドレス（１２２）およびデータ（１２
    ３）転送エレメントを作動させることにより少なくとも
    １つの外部バーストサイクルを行ない、 それによって前記外部バスインタフェース回路（３３）
    は固定バーストアクセス装置のみを備えた、可変バース
    トアクセス装置のみを備えた、或いは固定および可変バ
    ーストアクセス装置の双方を備えた集積回路データプロ
    セッサにおいて多様に使用可能であることを特徴とする
    外部バスインタフェース回路（３３）。
  4. 【請求項４】 データプロセッサ（２１）における制御
    されたバーストメモリアクセスを実行する方法であっ
    て、前記データプロセッサ（２１）は第１の所定の幅の
    データ経路を備えたバスマスタ装置（３０）を有し、前
    記データプロセッサ（２１）は第２の所定の幅を有する
    外部メモリ（２４）に結合可能であり、前記方法は、 外部メモリ（２４）への前記バスマスタ装置（３０）に
    よるバーストアクセスを検出する段階、 前記バーストアクセスのスタートアドレスを受入れかつ
    格納する段階、 前記スタートアドレスが第１の所定のアライメントを有
    することに応じて各々第１の所定の数のビートを有する
    第１および第２のバーストアクセスを行なう段階、 前記スタートアドレスが第２の所定のアライメントを有
    することに応じて第３、第４および第５のバーストアク
    セスを行なう段階であって、 前記第３、第４および第５のバーストアクセスはそれぞ
    れ第３、第４および第５の所定の数のビートを有するも
    の、そして前記外部メモリ（２４）と前記バスマスタ装
    置（３０）との間で前記バーストアクセスの各ビートの
    間に前記第１の所定の幅の複数のデータエレメントを転
    送することによってバスマスタ装置（３０）により前記
    バーストアクセスに応答する段階であって、前記複数の
    データエレメントは前記スタートアドレスが前記第１の
    所定のアライメントを有する場合に前記第１および第２
    のバーストアクセスの間に転送されるか、或いは前記ス
    タートアドレスが第２の所定のアライメントを有する場
    合に前記第３、第４および第５のバーストアクセスの間
    に転送されることを特徴とするデータプロセッサ（２
    １）における制御されたバーストメモリアクセスを実行
    する方法。
  5. 【請求項５】 データプロセッサ（２１）における制御
    されたバーストメモリアクセスを実行する方法であっ
    て、 前記データプロセッサ（２１）の第１の内部バスマスタ
    装置（３０）によって第１の所定の数のデータエレメン
    トを要求するメモリアクセス要求を検出する段階、 第１のメモリアクセス要求信号に応じて前記第１の所定
    の数のデータエレメントを前記第１の内部バスマスタ装
    置（３０）に提供するために制御信号をアクティベイト
    しかつ少なくとも１つの対応する外部固定バーストサイ
    クルを行なう段階、 前記データプロセッサ（２１）の第２の内部バスマスタ
    装置（３４）によって可変数のデータエレメントを要求
    するメモリアクセス要求を検出する段階、そして第２の
    メモリアクセス要求信号に応じてかつ前記第２のメモリ
    アクセス要求信号がアクティブである間に前記制御信号
    をインアクティブに保ちかつ前記可変数のデータエレメ
    ントを前記第２の内部バスマスタ装置（３４）に提供す
    るために少なくとも１つの外部バーストサイクルを行な
    う段階、 を具備することを特徴とするデータプロセッサ（２１）
    における制御されたバーストメモリアクセスを実行する
    方法。
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