JP2001516926A - デジタル信号プロセッサ・システムのためのクロッキング方式 - Google Patents

Abstract

(57)【要約】 デジタル信号処理システムが１群のプロセッサと１つのホストとを含む。ホストは、このホストを各プロセッサと相互接続している外部バス・システムを介して各プロセッサにアクセスすることができる。各プロセッサの外部ポートは、ローカル・クロック周波数とホスト・クロック周波数との一方に基づいて動作する。ローカル・クロック周波数とホスト・クロック周波数とは相互に非同期である。ホストは、ホスト・クロック周波数で動作する。１つのプロセッサにホストがアクセスすると、各プロセッサの外部パラレル・ポートの動作クロック周波数は、ホスト・クロック周波数で動作するように自動的に制御される。ある実施例では、各プロセッサはまた、ホスト・クロック周波数とは非同期であるローカル・クロック周波数の整数倍であるコア・クロック周波数で動作するコア・プロセッサを含む。従って、コア・プロセッサの動作速度と外部パラレル・ポートの動作速度とを独立に最適化することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

本発明は、デジタル信号プロセッサに関し、更に詳しくは、ユニークな非同期
クロッキング方式を有するデジタル信号処理システム及び方法に関する。

【０００２】

【従来の技術】

デジタル信号プロセッサ（ＤＳＰ）は、例えば、高速フーリエ変換、デジタル
・フィルタリング、イメージ処理及び音声認識などのデジタル信号処理の応用例
のパフォーマンスを最適化するように設計された特定用途向きのコンピュータで
ある。デジタル信号処理の応用例は、リアルタイムでの動作、高い割り込み速度
及び集中的な数値計算を特徴とするのが典型的である。更に、デジタル信号処理
の応用例は、メモリ・アクセス動作の点で集中的であり大量のデータの入出力を
要求する傾向を有する。従って、デジタル信号プロセッサの設計は、汎用コンピ
ュータの場合とは非常に異なるものとなりうる。

【０００３】 典型的なデジタル信号プロセッサは、デジタル信号処理において用いられるオ
ペランドに加えてデジタル信号処理動作の命令を記憶する少なくとも１つのメモ
リと、このメモリに接続されておりそのような動作を実行するコア・プロセッサ
とを含む。更に、デジタル信号プロセッサは、典型的には、他のプロセッサ及び
／又は外部デバイスとの通信をイネーブルし、他のプロセッサ及び／又は外部デ
バイスとの間のデータ転送をイネーブルする周辺の入出力（Ｉ／Ｏ）デバイスを
含む。コア・プロセッサは、命令に基づきオペランドへのデジタル信号処理動作
（すなわち、計算）を実行する何らかのタイプの計算ユニットを含む。多くの異
なる計算方式やデータ記憶及び転送方式が、デジタル信号プロセッサの速度、精
度、サイズ及びパフォーマンスを最適化するように開発されてきた。

【０００４】 デジタル信号プロセッサは、一般には、１つの入力クロックの受信に基づいて
動作する。この１つの入力クロックから、コア・プロセッサがこれに基づいて動
作するコア・プロセッサ・クロックと、Ｉ／Ｏデバイスがこれに基づいて動作す
るＩ／Ｏクロックとが導かれる。入力クロックとＩ／Ｏクロックとが同じ周波数
に維持されることは珍しくない。

【０００５】 コア・プロセッサのクロックがこの入力クロックの整数倍であって、コア・プ
ロセッサがＩ／Ｏデバイスとは異なる（典型的にはそれよりも高い）クロック周
波数で動作することがあり得る。Ｉ／Ｏデバイスの速度は、それに基づいて当該
Ｉ／Ｏデバイスが動作する外部の信号の速度によって制限をうける。これらの外
部信号の速度は、外部デバイス及びバスの物理的な制約やキャパシタンス及びイ
ンダクタンスによって制限されうる。コア・プロセッサはそのように制限される
ことはない。従って、コア・プロセッサは、別のより最適なクロック周波数で動
作させることが好ましい。

【０００６】 デジタル信号プロセッサによっては、入力クロックに乗算してコア・プロセッ
サのクロックを得る比率（例えば、Ｘ２、Ｘ２．５、Ｘ３、Ｘ３．５、Ｘ４、・
・・）をユーザが選択することを可能にするものがある。これによって、ユーザ
は、特定のプロセッサにとって最良のコア・プロセッサの周波数をある制限され
た範囲内で選択することが可能となる。

【０００７】

【発明が解決しようとする課題】

プロセッサの幾何学的外形が縮小するにつれて、内部的な速度経路は向上し、
より高速な動作が可能になる。従って、特定のプロセッサにとって、そのプロセ
ッサが動作することができる最適な速度は存在しない。現時点で使用可能なプロ
セッサにおける制限は、コア・プロセッサ周波数が使用可能な入力クロックとユ
ーザが選択可能なコア・クロック比率とによって制限されるという点である。

【０００８】 デジタル信号処理システムにおいては、一群（すなわち、４つ、６つ又は８つ
）のプロセッサが外部バス・システムによって相互接続される場合がある。ホス
ト・コンピュータはシステム内の各プロセッサにバス・システムを介して接続さ
れ、任意のプロセッサにアクセスすることができる。ホスト・コンピュータは、
このプロセッサ群の中の各プロセッサの入力クロック周波数（Ｉ／Ｏクロック周
波数）とは関係しない（非同期的に関係する）ホスト・クロック周波数で動作す
る。

【０００９】 ホストがいずれかのプロセッサへのアクセスを望むときには、ホスト・クロッ
クとプロセッサのＩ／Ｏクロックとを同期させなければならず、さもなければ、
非同期的なアクセスを可能にしなければならない。同期させるためには、ホスト
とプロセッサ群の中の各プロセッサとの間に何らかのタイプの外部同期インター
フェースが必要となる。あるいは、非同期的なアクセスを提供する場合には、追
加的な非同期的なプロセッサＩ／Ｏインターフェースが必要となる。現時点では
、ホストを非同期的に動作してプロセッサにアクセスすることを可能にしようと
する各アプローチには、複雑で高価な回路が必要となる。更に、これらのアプロ
ーチそれぞれはユーザが実現し使用するには困難であり得る。

【００１０】 本発明の一般的な目的は、プロセッサのクロッキング方式を向上させることで
ある。

【００１１】

【課題を解決しようとする課題】

本発明のある実施例は、デジタル信号プロセッサに関する。このデジタル信号
プロセッサはローカル・クロックとシステム・クロックとを受け取るが、ローカ
ル・クロック周波数とシステム・クロック周波数とは相互に非同期である可能性
がある。コア・プロセッサは、ローカル・クロック周波数の整数倍であるコア・
クロック周波数で動作する。コア・プロセッサに結合された外部パラレル・ポー
トは、システム・クロック周波数又はローカル・クロック周波数で動作可能であ
る。

【００１２】 本発明のある実施例では、デジタル信号プロセッサは、更に、外部パラレル・
ポートとコア・プロセッサとの間に結合され入力コマンド信号を受け取り有効な
ときにはそのコマンド信号にラッチする再同期化回路を含む。

【００１３】 本発明の別の実施例は、デジタル信号処理システムに関する。このシステムは
、各プロセッサが外部ポートを介して外部バス・システムによって別のプロセッ
サに接続されている複数のプロセッサを含む。ホストは、外部バス・システムを
介して複数のプロセッサの中の各プロセッサに接続され、ホスト・クロック周波
数で動作する。ホストは、外部バス・システムを介して各プロセッサにアクセス
することができる。各プロセッサの外部バスは、ローカル・クロック周波数若し
くはホスト・クロック周波数のいずれか、又は、ローカル・クロック周波数若し
くはホスト・クロック周波数のいずれかの整数倍で動作する。ホスト・アクセス
の際には、各プロセッサの外部ポートのクロック周波数は、ホスト・クロック周
波数で動作するように自動的に制御される。

【００１４】 ある実施例では、このシステムは、ホストとプロセッサの中の少なくとも１つ
とに外部バス・システムを介して接続された外部メモリ・ユニットを更に含む。
このメモリもまたローカル・クロック周波数又はホスト・クロック周波数のどち
らかで動作する。ホストが１つのプロセッサ又は１つのメモリ・ユニットにアク
セスする際には、メモリ・ユニットのクロック周波数もまた、ホスト・クロック
周波数で動作するように自動的に制御される。

【００１５】 ある実施例では、各プロセッサの外部ポートの動作のクロック周波数はユーザ
によって制御される。

【００１６】 ある実施例では、各プロセッサは、ローカル・クロックとホスト・クロックと
を受け取り外部パラレル・ポートの動作のために一方を選択するスイッチを更に
含む。ある実施例では、このスイッチはマルチプレクサを含む。

【００１７】 ある実施例では、メモリ・ユニットのクロック周波数は、それが接続されてい
るマスタ・プロセッサによって制御される。

【００１８】 このシステムのある実施例では、システムの各プロセッサは、ローカル・クロ
ック周波数の整数倍で動作するコア・プロセッサを含み、ローカル・クロック周
波数はホスト・クロック周波数と非同期でありうる。この実施例では、各プロセ
ッサは、コア・プロセッサと外部ポートとの間に結合されており有効なときには
受け取ったコマンド信号にラッチする再同期回路を含む。

【００１９】 本発明の別の実施例は、電流信号の処理方法に関する。この方法は、バス・シ
ステムを介してホストを複数のデジタル信号プロセッサに接続するステップと、
各プロセッサの外部ポートをローカル・クロック周波数、ホスト・クロック周波
数又はローカル・クロック周波数若しくはホスト・クロック周波数の整数倍で動
作させるステップと、１つのプロセッサのホストによるアクセスの際には各プロ
セッサの外部ポートの動作をホスト・クロック周波数に自動的にスイッチングす
るステップと、を含む。

【００２０】 ある実施例では、この方法は、各デジタル信号プロセッサのコア・プロセッサ
をシステム・クロック周波数と非同期であり得るローカル・クロック周波数の整
数倍で動作させるステップを更に含む。

【００２１】 本発明の特徴及び効果は、添付の図面と共に読まれるべき本発明に関する以下
の詳細な説明と冒頭の特許請求の範囲とから容易に理解され明らかになる。

【００２２】

【発明の実施の形態】

本発明の１つの実施例は、バス・システムによって相互接続された１群のデジ
タル信号プロセッサと、バス・システムを介してこれらのプロセッサの中の任意
のプロセッサにアクセスすることができるホストとに関する。各プロセッサの周
辺部分（periphery）はバス・システムに接続され、ローカル・クロック周波数 とホスト・クロック周波数との一方で動作する。ホストはホスト・クロック周波
数で動作しており、ホストがプロセッサの１つにアクセスするときには、各プロ
セッサの周辺部の動作クロック周波数はホスト・クロック周波数に自動的にスイ
ッチングされる。

【００２３】 本発明の別の実施例は、コア・プロセッサを有するデジタル信号プロセッサに
関する。コア・プロセッサはプロセッサの周辺部分とは非同期的に動作し得る。
特に、外部パラレル・ポートなどのプロセッサの周辺部分は、ローカル・クロッ
ク周波数又はホスト・クロック周波数のいずれかで動作し、ユーザはこれら２つ
の間で選択することができる。デジタル・プロセッサのコア・プロセッサは、ロ
ーカル・クロック周波数の整数倍で動作する。ローカル・クロック周波数とホス
ト・クロック周波数とは独立に発生され相互に非同期でありうる。

【００２４】 図１は、１群のデジタル信号プロセッサＰ１−Ｐ４を含む本発明の実施例を示
すブロック図である。示されているシステムは、ホスト１００とメモリ１０２と
を更に含んでいる。ホスト１００、メモリ１０２及びプロセッサＰ１−Ｐ４は、
バス・システム１０４によって相互に接続されている。ホストは、プロセッサＰ
１−Ｐ４のそれぞれ及び外部メモリと通信する外部コンピュータを含みうる。外
部メモリ１０２は、同期式ダイナミック・ランダム・アクセス・メモリ（ＳＤＲ
ＡＭ）などのデジタル信号処理システムと動作する任意の適切な外部メモリであ
りうる。データの、各プロセッサへの書き込み又は各プロセッサからの読み出し
、更に、メモリへの書き込み又はメモリからの読み出しが可能である。

【００２５】 好ましくは、外部バスはパイプライン式のバス（pipelined bus）として動作 する。換言すると、データは、アドレスが発行されてから１、２又は３サイクル
後に到達するが、これは、それぞれが１、２又は３サイクルのパイプライン遅延
に対応している。アドレスはすべてのサイクルにおいて発行されうる。好ましく
は、すべての信号はクロック信号の立上りエッジでサンプリングされるが、セッ
トアップ時間及びホールド時間の要件を満足しなければならない。

【００２６】 動作の間には、ホスト１００は、バス１０４を介してプロセッサＰ１−Ｐ４又
はメモリ１０２の中の任意の１つにアクセスすることができる。ホスト１００は
、ホスト・クロック周波数のホスト・クロックＨＣＬＫで動作する。各プロセッ
サＰ１−Ｐ４は、ホスト・クロックＨＣＬＫとローカル・クロックＬＣＬＫとを
受け取る。ある実施例では、後により詳細に説明されるように、ホスト・クロッ
クＨＣＬＫとローカル・クロックＬＣＬＫとは独立に発生され相互に非同期であ
りうる。

【００２７】 プロセッサの内部要素を外部バス・システム１０４に結合する外部パラレル・
ポートなどの各プロセッサの周辺部分ないしプロセッサの一部分は、ローカル・
クロックＬＣＬＫの周波数又はホスト・クロックＨＣＬＫの周波数のどちらかで
動作し得る。ある実施例では、後に説明されるように、この動作はユーザが選択
可能である。同様に、メモリも、ローカル・クロックＬＣＬＫの周波数又はホス
ト・クロックＨＣＬＫの周波数のどちらかで動作し得る。

【００２８】 この実施例では、複数の直列終端された出力を有するバッファ１１０が、各目
的地にホスト・クロックＨＣＬＫ信号を提供する。この実施例では、各目的地は
、ホスト１００、各プロセッサＰ１−Ｐ４及びメモリ１０２を含む。同様に、や
はり複数の直列終端された出力を有するバッファ１１２が、各目的地にローカル
・クロックＬＣＬＫ信号を提供する。この実施例では、各目的地は、ホスト１０
０、各プロセッサＰ１−Ｐ４及びメモリ１０２を含む。各クロック信号は、バッ
ファから出力され別々のトレースを介して提供される。これらのバッファは、各
目的地に同じクロック信号のタイミングが提供されることを保証する。

【００２９】 動作の間には、各プロセッサＰ１−Ｐ４とメモリ１０２との周辺部分はローカ
ル・クロックＬＣＬＫ周波数で動作する可能性がある。ホスト１００がプロセッ
サＰ１−Ｐ４又はメモリ１０２の中の１つにアクセスするときには、各プロセッ
サＰ１−Ｐ４の周辺部分の動作クロック周波数はローカル・クロックＬＣＬＫの
周波数からホスト・クロックＨＣＬＫの周波数に自動的にスイッチングされる。
同時に、メモリの動作クロック周波数もまたローカル・クロックＬＣＬＫの周波
数からホスト・クロックＨＣＬＫの周波数に自動的にスイッチングされる。

【００３０】 ある実施例では、ホスト・バス・リクエスト（ＨＢＲ）又はホスト・バス・グ
ラント（ＨＢＧ）制御信号がホストによってアサートされるときにスイッチング
が生じる。このような制御信号が各プロセッサに提供されると、各プロセッサ内
の内部スイッチ（図示せず）にクロック周波数をローカル・クロックＬＣＬＫか
らホスト・クロックＨＣＬＫへスイッチングさせる。各プロセッサに対するスイ
ッチ内部は、マルチプレックサ又同様な装置を含む。どのようなクロック信号の
スイッチングにも、グリッチの抑制（ｇｌｉｔｃｈ ｓｕｐｐｒｅｓｓｉｏｎ）
がプロセッサに求められる。たとえば、１つのクロックがローになるのを待機し
、他方のクロックがローになるまでそのクロック出力をホールドし、その時点で
最初のクロックを用いて出力を駆動することによってグリッチの抑制が達成でき
る。

【００３１】 ある実施例では、外部アナログ・スイッチ１０８がホスト・クロックＨＣＬＫ
又はローカル・クロックＬＣＬＫの一方を選択してメモリをクロックする。マス
タ・プロセッサＰ３は、適切な時刻においてライン１０６に沿って制御信号を提
供し、アナログ・スイッチ１０８にホスト・クロックＨＣＬＫ信号を選択させ、
その信号をメモリ１０２に提供する。スイッチ１０８は好ましくは低抵抗のアナ
ログ・スイッチであり、スイッチング遅延は０．２ナノ秒未満に維持される。た
とえば、スイッチは低抵抗の電界効果トランジスタである。外部スイッチ１０８
に対しては、ローカル・クロックＬＣＬＫからホスト・クロックＨＣＬＫへのス
イッチングはグリッチ・フリー（ｇｌｉｔｃｈ−ｆｒｅｅ）である必要はなく、
その理由は、スイッチ・オーバーの間はメモリ・アクセスが生じていないからで
ある。

【００３２】 図１に示されたシステムの別の実施例では、図１のスイッチ１０８の代わりに
図２に示されている内部マルチプレクサ１２４が設けられる。このシステムは、
４つのプロセッサＰ１−Ｐ４、ホスト１００及びメモリ１０２（図１を参照）を
含む。図１のシステムと同様に、ホストはホスト・クロックＨＣＬＫ周波数で動
作し、各プロセッサＰ１−Ｐ４の周辺部分（Ｉ／Ｏポート）は、ホスト・クロッ
クＨＣＬＫ周波数又はローカル・クロックＬＣＬＫ周波数のどちらかに等しい周
辺部分クロックＰＣＬＫ周波数で動作する。メモリ１０２は、ホスト・クロック
ＨＣＬＫ周波数又はローカル・クロックＬＣＬＫ周波数のどちらかに等しいメモ
リ・クロックＭＣＬＫ周波数で動作する。

【００３３】 図１の実施例でのように、ホスト・アクセス（メモリ又はプロセッサ）の際に
は、周辺部分クロックＰＣＬＫとメモリ・クロックＭＣＬＫとはホスト・クロッ
クＨＣＬＫに自動的にスイッチングされる。このスイッチングは、各プロセッサ
の内部でマルチプレクサ１２４によって実行されうる。マルチプレクサ１２４は
、ホスト・バスのアクセス又はグラントの際には自動的にホスト・クロックＨＣ
ＬＫにスイッチングするように制御される。マルチプレクサ１２４の出力は、周
辺部分クロックＰＣＬＫ信号とメモリ・クロックＭＣＬＫ信号とを含む。１つの
マスタ・プロセッサＰ１−Ｐ４を選択して、メモリ・クロックＭＣＬＫ信号をバ
ス１１６に沿ってメモリ１０２に提供することができる。

【００３４】 図１及び２のシステムに示されている各プロセッサは、図３に示された要素を
有するように実現することができる。示されているように、ＤＳＰ１０の主な要
素は、計算ブロック１２及び１４と、メモリ１６と、制御ブロック２４と、リン
ク・ポート・バッファ２６と、外部ポート２８と、ＤＲＡＭコントローラ３０と
、命令アライメント・バッファ（ＩＡＢ）３２と、基本命令デコーダ３４とであ
る。計算ブロック１２及び１４と命令アライメント・バッファ３２と基本命令デ
コーダ３４と制御ブロック２４とが、ＤＳＰ１０の主要な計算及びデータ処理機
能を実行するコア・プロセッサを構成する。外部ポート２８は、外部アドレス・
バス５８と外部データ・バス６８とを介して外部通信を制御する。外部ポート２
８がＤＳＰ１０の周辺部分を構成する。リンク・ポート・バッファ２６が通信ポ
ート３６を介して外部通信を制御する。ＤＳＰ１０は、好ましくは、１つのモノ
リシック集積回路として構成される。

【００３５】 メモリ１６は、３つの独立で大容量のメモリ・バンク４０、４２及び４４を含
む。ある実施例では、各メモリ・バンク４０、４２及び４４は、３２ビットずつ
の６４Ｋワードの容量を有する。各メモリ・バンク４０、４２及び４４は１２８
ビットのデータ・バスを有しうる。３２ビットずつの４までの連続的な整合され
たデータ・ワードを、１クロック・サイクルで各メモリ・バンクとの間で転送す
ることができる。

【００３６】 ＤＳＰ１０の要素は、効率的で高速の動作のためにバスによって相互接続され
ている。各バスは、バイナリ情報のパラレルな転送のために複数のラインを含ん
でいる。第１のアドレス・バス５０（ＭＡ０）はメモリ・バンク４０（Ｍ０）と
制御ブロック２４とを相互接続する。第２のアドレス・バス５２（ＭＡ１）はメ
モリ・バンク４２（Ｍ１）と制御ブロック２４とを相互接続する。第３のアドレ
ス・バス５４（ＭＡ２）はメモリ・バンク４４（Ｍ０）と制御ブロック２４とを
相互接続する。アドレス・バス５０、５２及び５４のそれぞれは１６ビットの幅
である。外部アドレス・バス５６（ＭＡＥ）は外部ポート２８と制御ブロック２
４とを相互接続する。外部アドレス・バス５６は、外部ポート２８を介して外部
アドレス・バス５８に接続されている。外部アドレス・バス５６及び５８のそれ
ぞれは３２ビット幅である。第１のデータ・バス６０（ＭＤ０）は、メモリ・バ
ンク４０と、計算ブロック１２及び１４と、制御ブロック２４と、リンク・ポー
ト・バッファ２６と、ＩＡＢ３２と、外部ポート２８とを相互接続する。第２の
データ・バス６２（ＭＤ１）は、メモリ・バンク４２と、計算ブロック１２及び
１４と、制御ブロック２４と、リンク・ポート・バッファ２６と、ＩＡＢ３２と
、外部ポート２８とを相互接続する。第３のデータ・バス６４（ＭＤ２）は、メ
モリ・バンク４４と、計算ブロック１２及び１４と、制御ブロック２４と、リン
ク・ポート・バッファ２６と、ＩＡＢ３２と、外部ポート２８とを相互接続する
。データ・バス６０、６２及び６４は、外部ポート２８を介して外部データ・バ
ス６８に接続される。データ・バス６０、６２及び６４のそれぞれは１２８ビッ
ト幅、外部データ・バス６８は６４ビット幅でありうる。

【００３７】 第１のアドレス・バス５０と第１のデータ・バス６０とは、メモリ・バンク４
０との間でのデータ転送のためのバスを備えている。第２のアドレス・バス５２
と第２のデータ・バス６２とは、メモリ・バンク４２との間でのデータ転送のた
めの第２のバスを備えている。第３のアドレス・バス５４と第３のデータ・バス
６４とは、メモリ・バンク４０との間でのデータ転送のための第３のバスを備え
ている。メモリ・バンク４０、４２及び４４のそれぞれは別個のバスを有してい
るので、メモリ・バンク４０、４２及び４４へのアクセスは同時に行うことがで
きる。ここで用いられている「データ」とは、バイナリ・ワードを意味し、ＤＳ
Ｐ１０の動作と関係する命令又はオペランドのどちらかを表す。典型的な動作モ
ードでは、プログラム命令はメモリ・バンクの１つに記憶され、オペランドは他
の２つのメモリ・バンクに記憶される。従って、計算ブロック１２及び１４には
、１クロック・サイクルで１つの命令と２つのオペランドとが提供されうる。後
に説明されるように、メモリ・バンク４０、４２及び４４のそれぞれは、１クロ
ック・サイクルで複数のデータ・ワードの読み出し及び書き込みが可能であるよ
うに構成されている。各メモリ・バンクから１クロックサイクルで複数のデータ
・ワードを同時に転送することが、命令キャッシュ又はデータ・キャッシュを必
要とすることなく達成される。

【００３８】 制御ブロック２４は、プログラム・シーケンサ７０と、第１の整数ＡＬＵ７２
（ＪＡＬＵ）と、第２の整数ＡＬＵ７４（ＫＡＬＵ）と、第１のＤＭＡアドレス
発生器７６（ＤＭＡＧＡ）と、第２のＤＭＡアドレス発生器７８（ＤＭＡＧＢ）
とを含む。整数ＡＬＵ７２及び７４は、異なる時刻において、整数ＡＬＵ命令を
実行しデータ・アドレス発生を実行する。プログラムの実行の間には、プログラ
ム・シーケンサ７０が、命令シーケンスのメモリ位置に従って、アドレス・バス
５０、５２、５４及び５６の１つを介して一連の命令アドレスを供給する。典型
的には、メモリ・バンク４０、４２及び４４の１つが命令シーケンスの記憶に用
いられる。整数ＡＬＵ７２及び７４のそれぞれは、命令によって要求されるオペ
ランドの位置に従って、アドレス・バス５０、５２、５４及び５６の１つを介し
てデータ・アドレスを供給する。たとえば、命令シーケンスがメモリ・バンク４
０に記憶され、要求されたオペランドがメモリ・バンク４２及び４４に記憶され
ていると仮定する。この場合には、プログラム・シーケンサは、アドレス・バス
５０を介して命令アドレスを供給し、以下で説明されるように、アクセスされた
命令は命令アライメント・バッファ３２に供給される。整数ＡＬＵ７２及び７４
は、たとえば、アドレス・バス５２及び５４それぞれにオペランドのアドレスを
出力する。整数ＡＬＵ７２及び７４によって発生されたアドレスに応答して、メ
モリ・バンク４２及び４４は、データ・バス６２及び６４それぞれを介して計算
ブロック１２及び１４のいずれか又は両方にオペランドを供給する。メモリ・バ
ンク４０、４２及び４４は、命令及びオペランドの記憶に関して相互に交換可能
である。

【００３９】 プログラム・シーケンサ７０と整数ＡＬＵ７２及び７４とは、外部ポート２８
を介して外部メモリ（図示せず）にアクセスすることができる。所望の外部メモ
リ・アドレスは、アドレス・バス５６上に配置される。外部アドレスは、外部・
ポート２８を介して外部アドレス・バス５８に結合される。外部メモリは要求さ
れたワード即ちデータワードを外部データバス６８に供給する。外部データは、
外部ポート２８とデータ・バス６０、６２及び６４の１つとを介して計算ブロッ
ク１２及び１４の一方又は両方に供給される。ＤＲＡＭコントローラ３０が外部
メモリを制御する。

【００４０】 既に述べたように、メモリ・バンク４０、４２及び４４は、それぞれが３２ビ
ットの６４ｋワードの容量を有している。各メモリ・バンクは、１２８ビット幅
のデータ・バスに接続されうる。別の実施例では、各データ・バスは６４ビット
幅であり、この６４ビットはクロック・フェーズ１及びクロック・フェーズ２の
それぞれで転送され、よって、１２８ビットの有効なバス幅を提供する。各メモ
リ・バンクにおいて、複数のデータ・ワードへのアクセスは１クロック・サイク
ルで行うことができる。特に、データへは、３２ビットずつの単一、二重（dual
）又は四重（quad）ワードとしてアクセスすることができる。二重又は四重のア
クセスのためには、データがメモリにおいて整合されていることが求められる。
四重のデータ・アクセスへの典型的な応用例としては、高速フーリエ変換と複素
（complex）ＦＩＲフィルタとがある。四重アクセスはまた、二重の正確な動作 を補助することになる。好ましくは、命令は四重のワードとしてアクセスされる
。しかし、以下で論じられるように、命令がメモリにおいて整合されることは求
められない。

【００４１】 四重のワード転送を用いると、それぞれが３２ビットである４つの命令と８つ
のオペランドとを１クロック・サイクルで計算ブロック１２及び１４に供給する
ことができる。転送されるデータ・ワード数と、これらのデータ・ワードが転送
される１つ又は複数の計算ブロックとは、命令の中の制御ビットによって選択さ
れる。単一、二重又は四重のワードを、計算ブロック１２へ、計算ブロック１４
へ、又はその両方へ転送することができる。二重又は四重のデータ・ワードのア
クセスは、複数のオペランドが１クロック・サイクルで計算ブロック１２及び１
４まで転送されるのを可能にすることにより、多くのアプリケーションにおいて
ＤＳＰ１０のパフォーマンスを改善する。各クロック・サイクルにおいて複数の
命令にアクセスできることによって、複数の動作が各サイクルで実行されること
が可能となり、これは、パフォーマンスを向上させる。オペランドが計算ブロッ
ク１２及び１４によって必要とされるよりも高速で供給されることが可能である
場合には、ＤＭＡアドレス発生器７６及び７８が用いることができる残されたメ
モリ・サイクルが存在し、これらの使用されていないサイクルの間に、コア・プ
ロセッサからサイクルを盗むことなく、新たなデータがメモリ・バンク４０、４
２及び４４に提供される。最後に、複数のデータ・ワードへのアクセスが可能で
あることによって、２以上の計算ブロックを用いそれらをオペランドが供給され
ている状態に維持することが可能となる。単一又は二重のデータ・ワードへのア
クセスが可能であることにより、四重のデータ・ワードへのアクセスがなされる
構成と比較すると、電力消費を減少させることができる。

【００４２】 図３に示されたプロセッサ１０では、外部ポート２８はプロセッサの周辺部分
で構成され、周辺部分クロックＰＣＬＫで動作する。ＤＳＰ１０の残りの成分は
、本発明のある実施例では、後で説明されるようにローカル・クロックＬＣＬＫ
の整数倍であるコア・クロックＣＣＬＫで動作する。

【００４３】 図４は、プロセッサＰ１のいくつかの成分とこれらの成分の動作の基礎となる
クロック信号との一部構造的な一部機能的なブロック図である。示されているプ
ロセッサＰ１は、コア・クロックＣＣＬＫ周波数で動作するコア・プロセッサ１
３２と、ローカル・クロックＬＣＬＫ周波数若しくはホスト・クロックＨＣＬＫ
周波数のどちらか、又はＬＣＬＫ又はＨＣＬＫのどちらかの整数倍で動作する周
辺部分１２６とを含む。周辺部分１２６は、図３に示されているように、外部デ
ータ・バス６８及び外部アドレス・バス５８と通信する外部ポート２８で構成さ
れうる。

【００４４】 プロセッサ１３２は、ローカル・クロックＬＣＬＫ信号とホスト・クロックＨ
ＣＬＫ信号との両方を入力として受け取る。各入力クロック信号が通過して伝搬
遅延を得る遅延較正回路は図４には示されていないが、この回路については、図
５を参照して後でより詳細に説明される。図１及び２を参照してすでに述べたよ
うに、これらのクロック信号は共にスイッチ１２４に与えられ、周辺部分１２６
への周辺部分クロックＰＣＬＫとして一方が選択される。

【００４５】 ローカル・クロックＬＣＬＫ信号は、周波数乗算器１２８にも提供される。周
波数乗算器１２８はローカル・クロックＬＣＬＫとユーザによって選択された比
率とを乗算して積を出力するのであるが、この積が、ライン１３０を介してコア
・プロセッサ１３２に与えられるコア・クロック信号ＣＣＬＫである。周波数乗
算器は、例えば、Ｘ２、Ｘ２．５、Ｘ３、Ｘ３．５、Ｘ４の比率を含み、この中
の１つがユーザによって選択されコア・クロックＣＣＬＫを生じる。

【００４６】 本発明のこの実施例によって、コア・プロセッサ１３２の動作周波数を周辺部
分１２６の動作周波数とは独立に最適化することが可能となる。周辺部分１２６
の動作周波数は、この周辺部分が外部パラレル・ポートで構成されている場合に
は、外部バスによって制限されうる。しかし、このような制限は、コア・プロセ
ッサの速度に影響しない。また、本発明によると、周辺部分の動作周波数をコア
の動作周波数とは独立に最適化することが可能となる。

【００４７】 すでに述べたように、ホスト・クロックＨＣＬＫとローカル・クロックＬＣＬ
Ｋとは独立に発生され、相互に非同期であり得る。例えば、ホスト・クロックＨ
ＣＬＫは６６ＭＨｚであり、ローカル・クロックＬＣＬＫは１００ＭＨｚであり
得る。周辺部分１２６は、ローカル・クロックＬＣＬＫで動作するときには、コ
ア・プロセッサ１３２と同期して動作しているように見える。上述したように、
図１及び２を参照すると、ホスト・クロックＨＣＬＫでの動作へのスイッチング
は、ホストによるアクセス要求の際に自動的に生じる。コア・クロックＣＣＬＫ
はローカル・クロックＬＣＬＫと関係し、ローカル・クロックＬＣＬＫはホスト
・クロックＨＣＬＫと非同期的に関係しているから、周辺部分１２６は、（ホス
ト・クロックＨＣＬＫ周波数で動作しているときには）コア・プロセッサ１３２
と非同期的に動作しているように見える。このような動作を与えるために、非同
期インターフェース（図４には示されていない）が周辺部分１２６とコア・プロ
セッサ１３２との間に存在する。これについては後でより詳細に説明される。

【００４８】 バスが動作する高速が与えられると、周辺部分クロックＰＣＬＫとメモリ・ク
ロックＭＣＬＫとにおけるスキュは最小化されるはずである。更に、コア・クロ
ックＣＣＬＫにおけるスキュは周波数乗算器において除去されるはずである。本
発明のある実施例では、遅延較正ループが用いられて、不所望のスキュを較正し
て除去する。遅延較正回路への入力はＬＣＬＫ又はＨＣＬＫの入力クロック信号
である。乗算器は、２つの間で選択することができる。好ましくは、そして、別
の場合には、２つの遅延較正回路を、各入力クロック信号に１つずつ用いること
もできる。

【００４９】 本発明のプロセッサと共に用いられる例示的な遅延較正回路が、図５にブロッ
ク図形式で示されている。このような遅延較正回路は、ＬＣＬＫ又はＨＣＬＫに
対して用いられうる。遅延較正回路によって、プロセッサへの（又は、プロセッ
サからの）データのラッチが正確にクロック信号の立上りエッジにおいてなされ
ることが保証され、配分ツリー（distribution tree）などのプロセッサ要素を 介する信号の伝搬遅延が与えられる。この回路により、ラッチ制御信号が、適切
なクロック信号の立上りエッジよりも遅延時間周期だけ前にアサートされる。遅
延ロック・ループ（ＤＬＬ）が、入力クロック信号に類似し同相であるがクロッ
ク信号の内部入力伝搬遅延を１周期から減算した分だけ遅延している別のクロッ
ク信号を提供する。この別のクロックにより、ラッチが、与えられた伝搬遅延を
有するクロック信号の立上りエッジにおいて、適切な時刻にデータをラッチ・イ
ン又はラッチ・アウトすることが可能となる。

【００５０】 示されているように、遅延較正回路は、ＤＬＬ１３６と、遅延要素１３８と、
遅延要素１４０とを含む。遅延要素１３８はＤＬＬ１３６によって出力された信
号にＴ₂の遅延を提供し、この遅延Ｔ２はラッチ１５８とドライバ１６０とで構 成される出力駆動パッドの出力遅延に対応する。遅延１４０は、Ｔ１の遅延を信
号入力に提供し、この遅延Ｔ１は１５４、１５６及び１６６に示されている配分
ツリーを通過する信号の伝搬遅延に対応する。

【００５１】 ＤＬＬ１３６は、位相検出器１４２と、制御回路１４４と、インバータ・チェ
ーン１４６とを含む。データがプロセッサの中にラッチされるときに、信号ｐｄ
により、ラッチ１６４が信号ｐｄの立上りエッジにおいてデータをラッチ・イン
することが可能となる。遅延回路１４０によって出力される信号ｐｄは配分ツリ
ー１６６のそれに対応する遅延Ｔ１を有する。ＤＬＬ１３６によって、ライン１
４８上のＤＬＬへの周辺部分のクロックＰＣＬＫ入力がクロック信号ｐｄと同期
しておりラッチ１６４がＰＣＬＫの立上りエッジから伝搬遅延を減算したものと
同期的にラッチされることが保証される。同様に、ラッチ１５８とドライバ１６
０とをイネーブルするものを含む出力駆動パッドに提供された信号は入力クロッ
クの立上りエッジと同期しており、適切な遅延を与える。このように、実際のラ
ッチ制御信号は、入力であっても出力であっても、当初の入力クロック周期から
配分ツリー及び／又は出力パッドとは無関係にそれに与えられた適切な遅延を減
算した時点よりも１クロック信号周期分だけ後にアサートされる。

【００５２】 図６は、本発明の各プロセッサ内部で用いられる例示的な外部ポート・ブロッ
ク２８のブロック図である。記載されているように、外部ポート２８は、相互に
非同期であるローカル・クロックＬＣＬＫ又はホスト・クロックＨＣＬＫに等し
い周辺部分クロックＰＣＬＫで動作する。外部ポートは、外部データ・バス６８
（この実施例では、６４ビット幅）を介してデータを受信及び送信し、アドレス
・バス５８（この実施例では、３２ビット幅）を介してアドレスを受信及び送信
する。

【００５３】 異なる（マスタ）プロセッサから受け取られたコマンドに基づき、（スレーブ
）プロセッサによって、多くの動作を実行することができる。これらの動作は外
部ポート・ブロックを介して通信される。これらの動作はスレーブ・プロセッサ
からのデータの読み出しとマスタ・プロセッサへのデータの書き込みとを含む。
多数の異なる読み出し及び書き込み動作が入手可能である。入手可能なこれらの
特定の読み出し及び書き込み動作は特に本発明の一部を形成することはないが、
本発明によるクロッキング方式を用いることの効果を説明するのに役立つ。

【００５４】 示されているように、外部ポート・ブロックは、入力先入れ先出し（ＦＩＦＯ
）バッファ１７０、出力ＦＩＦＯ１７２及び出力バッファ１７４を含む。入力Ｆ
ＩＦＯ１７０、出力ＦＩＦＯ０７２及び出力バッファ１７４は、図３を参照して
既に説明されたように、マルチプレクサ及びドライバ・ブロック１７６を介して
内部データ・バス６０、６２、６４及び５６と通信する。

【００５５】 本発明の外部ポート・ブロックはコア・プロセッサと非同期的に動作し得るの
で、読み出しであっても書き込みであっても受信されたコマンド信号が有効であ
り適切な時刻にラッチ・インされることを保証するのに、再同期回路が用いられ
る。コマンド信号は、クロック信号の立上りエッジにおいてラッチ・インされな
ければならない。コマンドは、外部ポート・ブロックによって受け取られると、
そこでラッチされる。そして、図７に示された再同期ラッチ回路１９０を介して
提供される。

【００５６】 例として、書き込み動作及び読み出し動作が、図７を参照しながら次に説明さ
れる。書き込み動作の間には、書き込みコマンドがマスタ・プロセッサからスレ
ーブ・プロセッサに提供される。マスタ・プロセッサは、書き込まれるべきデー
タのアドレスと書き込まれるべき実際のデータとをその出力ＦＩＦＯ１７２にプ
ット（ｐｕｔ）する。書き込まれる側のスレーブ・プロセッサは、マスタ・プロ
セッサから受け取られたアドレスとデータとをその入力ＦＩＦＯ１７０にプット
する。

【００５７】 読み出し動作の間には、読み出しコマンドがマスタ・プロセッサからスレーブ
・プロセッサに提供される。マスタ・プロセッサは、（データが読み出されるべ
き場所からの）アドレスをその出力ＦＩＦＯ１７２にプットする。スレーブ・プ
ロセッサは受け取られたアドレスをその入力ＦＩＦＯ１７０にプットする。デー
タは、いったん読み出されると、スレーブ・プロセッサの出力バッファ１７４に
プットされ、スレーブ・プロセッサは出力ＦＩＦＯ１７２をバイパスする。

【００５８】 書き込みコマンド信号などのコマンド信号が受信されると、再同期ラッチ回路
１９０が、そのコマンド信号が有効であると認められる前に遅延を生じさせ、そ
う認められた時点で入力ＦＩＦＯ１７０へのデータの書き込みが実行される。ま
ず最初に、書き込みコマンド信号が、コア・クロックＣＣＬＫ信号の立上りエッ
ジにおいてアービトレーション・ラッチ１９２によってラッチされる。次に、書
き込みコマンド信号が、遅延時間周期であるｔだけ後にコア・クロックＣＣＬＫ
の立上りエッジにおいてラッチ１９４によってラッチされる。ある実施例では、
この時間周期ｔは３ナノ秒に等しくすることができる。アービトレーション・ラ
ッチは非常に高速であると考えるべきである。次に、遅延ｔは、コマンド信号が
第２のラッチによってラッチされる前に生じ、それによって、コマンド信号は適
切な動作が実行されるまで有効であると見なされる。この実施例では、ラッチ１
９４の出力がＤフリップフロップ１９６をクロックし、Ｄフリップフロップ１９
６がコンパレータ１９８を制御して動作を開始させる。しかし、本発明はそのよ
うに限定されるわけではない。

【００５９】 第２のラッチがコマンド信号にいったんラッチすると、動作が実行されうる。
この実施例では、書き込みカウンタ２００の内容がコンパレータ１９８によって
読み出しカウンタ２０２の内容と比較される。書き込みカウンタ２００は、入力
ＦＩＦＯ１７０における位置が書き込みされる度に更新される。同様に、読み出
しカウンタ２０２は、ある位置が読み出される度に更新される。書き込みカウン
タ２００の内容が読み出しカウンタ２０２の内容と等しいときには、書き込みポ
インタは読み出しポインタと同じ位置を指し、指された位置が空であることを示
している。従って、その位置にデータを書き込むことができる。ここで示され説
明されたもの以外の方法を、この目的のために用いることもできる。

【００６０】 示されているように、入力ＦＩＦＯに対しては、書き込みカウンタ２００はホ
スト・クロックＨＣＬＫによって制御され、読み出しカウンタ２０２はローカル
・クロックＬＣＬＫによって制御される。再同期ラッチが入力ＦＩＦＯに結合さ
れているように示されてきたが、同様の回路を出力ＦＩＦＯに対して同じように
用いることができる。出力ＦＩＦＯ（図示せず）のためには、書き込みカウンタ
はコア・クロックＣＣＬＫによって制御され、読み出しカウンタはホスト・クロ
ックＨＣＬＫによって制御される。

【００６１】 以上で本発明の少なくとも１つの実施例を説明したが、この技術分野の当業者
にとっては、様々な変更、修正及び改良が容易である。このような変更、修正及
び改良は、本発明の精神と範囲とに含まれることが意図されている。従って、以
上の説明は単に例示に過ぎず、制約を意図してはいない。本発明は、冒頭の特許
請求の範囲及びその均等物とによって定義されたものだけによって画定される。

【図面の簡単な説明】

本発明をよりよく理解するために、添付の図面を参照する。

【図１】 本発明の１つの実施例による１群のプロセッサを含むシステムのブロック図で
ある。

【図２】 図１に示されたシステムの別の実施例のブロック図である。

【図３】 本発明と共に用いることができる例示的なプロセッサの内部要素のブロック図
である。

【図４】 いくつかのプロセッサの要素とこれらの要素の動作の基礎となる異なるクロッ
ク信号との一部機能的な一部構造的なブロック図である。

【図５】 本発明のプロセッサと共に用いることができる例示的な遅延較正回路のブロッ
ク図である。

【図６】 本発明のプロセッサの内部で用いることができる例示的な外部ポート・ブロッ
クのブロック図である。

【図７】 本発明のプロセッサの内部で用いることができる再同期回路の一部機能的な一
部構造的なブロック図である。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１２年３月１６日（２０００．３．１６）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【請求項１２】 請求項１１記載の方法において、各デジタル信号プロセッ
サ（Ｐｎ）のコア・プロセッサ（１３２）を前記ローカル・クロック周波数（Ｌ
ＣＬＫ）の整数倍で動作させるステップであって、前記ローカル・クロック周波
数（ＬＣＬＫ）は前記ホスト・クロック周波数（ＨＣＬＫ）と非同期であること
を特徴とする方法。

【手続補正書】

【提出日】平成１２年１２月８日（２０００．１２．８）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図６

【補正方法】変更

【補正内容】

【図６】

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図７

【補正方法】変更

【補正内容】

【図７】

Claims (12)

【特許請求の範囲】
1. 【請求項１】 デジタル信号プロセッサであって、 ホスト・クロック周波数又はローカル・クロック周波数で動作可能な外部パラ
   レル・ポートと、 前記外部パラレル・ポートに結合されており、ローカル・クロック周波数の整
   数倍であるコア・クロック周波数で動作するコア・プロセッサと、 を備えており、前記ローカル・クロック周波数とホスト・クロック周波数とは
   非同期であることを特徴とするデジタル信号プロセッサ。
2. 【請求項２】 請求項１記載のデジタル信号プロセッサにおいて、ユーザは
   前記外部パラレル・ポートの動作のために前記ホスト・クロック周波数と前記ロ
   ーカル・クロック周波数との間で選択することができることを特徴とするデジタ
   ル信号プロセッサ。
3. 【請求項３】 請求項１記載のデジタル信号プロセッサにおいて、前記外部
   パラレル・ポートと前記コア・プロセッサとの間に結合されておりコマンド信号
   を受け取り、コア・クロック信号に続く遅延された時間周期を前記コマンド信号
   にラッチする再同期回路を更に含むことを特徴とするデジタル信号プロセッサ。
4. 【請求項４】 デジタル信号処理システムであって、 各プロセッサが外部ポートを介して外部バス・システムによって別のプロセッ
   サに接続されている複数のプロセッサであって、各プロセッサの外部ポートはロ
   ーカル・クロック周波数、ホスト・クロック周波数又は前記ローカル・クロック
   周波数若しくはホスト・クロック周波数の整数倍で動作する、複数のプロセッサ
   と、 前記複数のプロセッサの中の各プロセッサと前記外部バス・システムを介して
   接続されており、前記ホスト・クロック周波数で動作し、前記外部バス・システ
   ムを介して各プロセッサにアクセスすることができるホストと、 を備えており、前記プロセッサの中の１つにホストがアクセスする際には、各
   プロセッサの外部ポートのクロック周波数は前記ホスト・クロック周波数で動作
   するように自動的に制御されることを特徴とするデジタル信号処理システム。
5. 【請求項５】 請求項４記載のデジタル信号処理システムにおいて、前記ホ
   ストと前記プロセッサの中の少なくとも１つとに前記外部バス・システムを介し
   て接続された外部メモリを更に含んでおり、前記メモリは前記ローカルクロック
   周波数又は前記ホスト・クロック周波数のどちらかで動作し、ホスト・アクセス
   の際には、前記メモリのクロック周波数は前記ホスト・クロック周波数で動作す
   るように自動的にスイッチングされることを特徴とするデジタル信号処理システ
   ム。
6. 【請求項６】 請求項４記載のデジタル信号処理システムにおいて、各プロ
   セッサの各外部パラレル・ポートの動作のクロック周波数はユーザによって制御
   されることを特徴とするデジタル信号処理システム。
7. 【請求項７】 請求項４記載のデジタル信号処理システムにおいて、各プロ
   セッサの中に配置されておりローカル・クロックとホスト・クロックとを受け取
   り、前記外部パラレル・ポートの動作のために一方を選択するスイッチを更に含
   むことを特徴とするデジタル信号処理システム。
8. 【請求項８】 請求項５記載のデジタル信号処理システムにおいて、前記メ
   モリのクロック周波数はマスタ・プロセッサによってどちらに接続されるべきか
   制御されることを特徴とするデジタル信号処理システム。
9. 【請求項９】 請求項４記載のデジタル信号処理システムにおいて、各プロ
   セッサは前記ローカル・クロック周波数の整数倍で動作するコア・プロセッサを
   含み、前記ローカル・クロック周波数は前記ホスト・クロック周波数と非同期で
   あることを特徴とするデジタル信号処理システム。
10. 【請求項１０】 請求項９記載のデジタル信号処理システムにおいて、各プ
    ロセッサは前記コア・プロセッサと前記外部パラレル・ポートとの間に結合され
    ておりコマンド信号を受け取りコア・クロック信号に続く遅延された時間周期を
    前記コマンド信号にラッチする再同期回路を更に含むことを特徴とするデジタル
    信号処理システム。
11. 【請求項１１】 デジタル信号を処理する方法であって、 バス・システムを介してホストを複数のデジタル信号プロセッサに接続するス
    テップと、 各プロセッサの外部ポートをローカル・クロック周波数、ホスト・クロック周
    波数又は前記ローカル・クロック周波数若しくはホスト・クロック周波数の整数
    倍で動作させるステップと、 前記プロセッサの中の１つのホストによるアクセスの際には各プロセッサの外
    部ポートの動作を前記ホスト・クロック周波数に自動的にスイッチングするステ
    ップと、 を含む方法。
12. 【請求項１２】 請求項１１記載の方法において、各デジタル信号プロセッ
    サのコア・プロセッサを前記ローカル・クロック周波数の整数倍で動作させるス
    テップであって、前記ローカル・クロック周波数は前記ホスト・クロック周波数
    と非同期であることを特徴とする方法。