JPH08509082A - マルチフェーズ、マルチアクセスパイプラインメモリシステム - Google Patents

Abstract

(57)【要約】 マルチフェーズ、マルチアクセスパイプラインメモリシステムが、ｎ個のプロセッサ（１４、１６）；ラッチ（２８）を含むパイプラインメモリ（１２）：およびプロセッサとパイプラインメモリを接続するバス（３０、３２、３４、３６）；システムクロック信号（２０）に応答してｎ個の位相に分割してシステムクロック信号（２０）のｎ個の位相に対応する多数のクロック信号（２２、２４、２６）を供給してそれぞれのプロセッサ（１４、１６）を作動させ、所定の位相の間のみデータおよびアドレスを転送し、それによって各システムクロック信号周期にメモリ（１２）にｎ回アクセス、各プロセッサ（１４、１６）に一アクセス、しながら上記メモリ（１２）と各プロセッサ（１４、１６）をシステムクロック速度で作動させるクロック回路（１８）によって構成される。

Description

【発明の詳細な説明】 マルチフェーズ、マルチアクセスパイプラインメモリシステム 産業上の利用分野 本発明は、マルチフェーズ、マルチアクセスパイプラインメモリシステムに関 する。 背景技術 通常のコンピュータおよびマイクロコンピュータにおいては、マイクロプロセ ッサとメモリアクセス用のＩ／Ｏプロセッサの間に絶えず競合がある。このこと は、大量のデータの高速処理及び高いＩ／Ｏ速度を必要とする信号処理用途にお いて特に重要な問題である。メモリの公平な配分を可能とするために、４つのア プローチが一般に用いられている。一つはデユアルポートメモリの使用である： これらは一般に複雑で高価であり、容量が小さい。第２のアプローチは、マイク ロプロセッサおよびＩ／Ｏプロセッサの一方が他方に対して優先権を持ち、必要 ある場合にメモリアクセスを“盗み”、それによって他方の動作を中断する“サ イクルスチーリング“を用いるものである。これは、中断されたプロセッサおよ びシステム全体の応答を遅くするものである。第３のアプローチは、多くの別々 のメモリバンクを用い、マイクロプロセッサおよびＩ／Ｏプロセッサのそれぞれ の時間の大部分が異なるバンクをアクセスするのを可能とするものである。しか しながらこれを行うには、ユーザー／プログラマーがマイクロプロセッサおよび Ｉ／Ｏプロセッサによるメモリバンクに対するアクセス要求における重なりを最 小とする目標をプログラムすることを重ね合わせる必要がある。これは、両方の プロセッサによる同一メモリに対する同時要求を回避するか、あるいは少なくと も低減するように、Ｉ／Ｏ及び演算タスクの注意深いスケジューリングを必要と する。このことは、ユーザーに対して負担の大きい余分な束縛を課すものである 。第４のアプローチは、単にメモリを通常の２倍のサイクル速度で走らせるもの である。しかしこれは、特にメモリが原則として容量一杯近くで既に動作してい る 信号処理システムにおいては困難である。 発明の開示 したがって、本発明は改良されたマルチフェーズ、マルチアクセスパイプライ ンメモリシステムを提供することを目的とする。 本発明の他の目的は、メモリ容量を増加、拡張、あるいは制限しないその様な マルチフェーズ、マルチアクセスパイプランメモリシステムを提供することであ る。 本発明の更に他の目的は、メモリに対する他のプロセッサのアクセスを中断せ ず、全体としてシステムの動作を遅くしないその様なマルチフェーズ、マルチア クセスパイプランメモリシステムを提供することである。 本発明の更に他の目的は、プロセッサーメモリ相互作用の特別なプログラミン グあるいはスケジューリングを必要としないその様なマルチフェーズ、マルチア クセスパイプランメモリシステムを提供することである。 本発明の更に他の目的は、通常速度以上のメモリ動作を必要としないその様な マルチフェーズ、マルチアクセスパイプランメモリシステムを提供することであ る。 本発明は、各プロセッサアクセスメモリがシステムのクロック周期の異なる位 相の間にその正常な速度のメモリ動作を維持するようにプロセッサの動作を位相 シフトし、メモリをパイプラインすることによって、他のプロセッサのアクセス を妨害することなく、各システムクロック周期において各プロセッサがメモリに アクセスする真に有効なマルチアクセスメモリシステムが達成できることの実現 によってもたらされる。このアプローチの根底にあるのは、ほとんどの場合、す べてのプロセッサ、それらがマイクロプロセッサあるいはＩ／Ｏプロセッサであ っても、それらの動作が同時に開始及び終了するように同期して動作することを 必要とする理由が無いと言うことの基本的な実現である：重なった動作シーケン スが受付可能であり、したがって位相が重なったシーケンシングと組み合わせた パイプラインメモリが使用可能である。 本発明は、第１および第２のプロセッサ、ラッチ手段を含むパイプラインメモ リ、およびプロセッサとパイプラインメモリを接続するバス手段を備えたデユア ルフェーズ、デユアルアクセスパイプラインメモリシステムであることを特徴と する。第１のプロセッサを作動させるためのシステムクロック信号に同期する第 １のクロック信号、第１のプロセッサと同期しない第２のプロセッサを作動させ るためのシステムクロック信号と同期しない第２のクロック信号、およびラッチ 手段を介してパイプラインメモリをクロックするシステムクロック信号の２倍の 速度の第３のクロック信号を供給するシステムクロック信号に応答するクロック 回路があり、一つの位相の間で前回のサイクルで供給されたアドレスからデータ をアクセスしながら第１のプロセッサによってパイプラインメモリにアドレスを 供給できる。逆に、他方の位相の間で前回のサイクルで供給されたアドレスから データをアクセスしながら第２のプロセッサによってパイプラインにアドレスを 供給できる。 好ましい実施例において、プロセッサはＩ／Ｏプロセッサおよびマイクロプロ セッサを備えることができ、あるいはプロセッサが両方共にマイクロプロセッサ であってよい。また、プロセッサは同一のマイクロプロセッサ内にサブプロセッ サを備えることができる。このサブプロセッサは命令フェッチ装置およびデータ フェッチ装置を備えることができる。パイプラインメモリは複数のメモリバンク を備えることができ、バス手段は複数のデータアドレスバス対を備えることがで き、第３および第４のプロセッサが存在してよい。第１および第３のプロセッサ は同一の位相において互いに異なるメモリバンクをアクセスするデータフェッチ 装置を備えることができ、第２および第４のプロセッサは互いに同一の位相にお いて、ただし第１および第３のプロセッサの位相外において、互いに異なるメモ リバンクをアクセスする命令フェッチ装置およびＩ／Ｏプロセッサを備えること ができる。 更に説明すると、本発明は、ｎ個のプロセッサ、ラッチ手段を含むパイプライ ンメモリ、およびこれらのプロセッサとパイプランメモリを接続するバス手段で 構成されるマルチフェーズ、マルチアクセスパイプラインメモリシステムである ことを特徴とする。システムクロック信号に応答してシステムクロック信号をｎ 個の位相に分割してシステムクロック信号のｎ個の位相に対応する多数のクロッ ク信号を供給して各プロセッサを作動させ、所定の位相の間のみデータおよびア ドレスを転送するクロック回路があり、それによって、各システムクロック信号 周期にメモリにｎ回アクセス、各プロセッサに一アクセス、しながらメモリと各 プロセッサをシステムクロック速度で作動させる。 好ましい実施例において、少なくとも一つのプロセッサがＩ／Ｏプロセッサで あって良く、一つがマイクロプロセッサであって良く、あるいはプロセッサが両 方共にマイクロプロセッサであってもよい。プロセッサは同一のマイクロプロセ ッサ内にサブプロセッサを備えることができる。サブプロセッサは、データフェ ッチ装置及び命令フェッチ装置を備えることができる。ラッチ手段は複数のラッ チを備えて、各システムクロック信号周期においてパイプラインメモリのｎ回の アクセスのパイプライニングを行うことができる。 実施例 他の目的、特徴および利点は、実施例の以下の説明及び付属図面から当業者に とって明らかである。 図１は本発明に係るマルチフェーズ、マルチアクセスパイプラインメモリシス テムの簡略化されたブロック図である。 図２は図１の各種の点におけるクロック信号を示す。 図３はパイプラインメモリの動作を早める追加の保持ラッチを示す図１のシス テムの詳細ブロック図である。 図４は図１および３のパイプラインメモリの動作について発生するシーケンス を示すタイミング図である。 図５は図１および３のパイプラインメモリの詳細ブロック図である。 図６ＡおよびＢはマイクロプロセッサシェアリングデユアルデータおよびプロ グラムバスにおいて４バンクパイプラインメモリおよび多数のサブプロセッサを 用いた本発明の特定の構成の詳細ブロック図である。 図７は図６Ａおよび６Ｂのシステムの動作において本発明によるさらに改良を 加えた図である。 図１はパイプラインメモリ１２および二つのプロセッサ１４および１６、なら びにライン２０から受信するシステムクロック信号によって駆動されるクロック 回路１８を有する本発明によるマルチフェーズ、マルチアクセスパイプラインメ モリシステムを示す。クロック回路１８はシステムクロック信号を二つの位相に 分割する：ライン２２からプロセッサ１４に送られるφ１およびライン２４から プロセッサ１６に送られるφ２。また、クロック回路１８はライン２０のシステ ムクロック信号の２倍の周波数の信号を作り、それをライン２６からパイプライ ンメモリ１２に送る。第１位相の間、プロセッサ１４は一つのアドレスを要求し 、ライン３０からパイプラインメモリ１２に制御信号を供給する。第２位相の間 、メモリ１２はライン３２からプロセッサ１４（リード）にデータを返送し、あ るいはプロセッサ１４がパイプラインデータ（ライト）を供給する。また、第２ 位相の間、プロセッサ１６はライン３４を通してアドレスを要求して制御信号を 供給し、それに対してシステムクロック信号の次の周期の第１位相の間にライン ３６を通してデータを返送（リード）あるいは供給（ライト）する。 これは図２に示す波形について更に容易に理解できる。ライン２０に現れるシ ステムクロック４０は二つの位相、φ１およびφ２、を有するように示されてい る。クロック回路１８には、それから発生する二つのクロック信号がある：第１ 位相信号４２および第１位相信号の逆である第２位相信号４４。信号４２は実際 にはシステムクロック信号の複製であり、この場合にパイプラインメモリはデユ アルアクセスシステムとして動作しており、二つのプロセッサ１４および１６の みが関係する。ライン２６からパイプラインメモリ１２に送られた第３のクロッ ク信号は、システムクロック信号４０の２倍の速度で４６に示すように現れる。 しかしながら、これはメモリを通常の２倍のメモリ速度で動作させるものではな く、パイプラインメモリ１２のパイプライン機能を行うラッチ２８を動作させる のみである。プロセッサの数が増加するにしたがって、要求およびデータ入力お よび出力を適切にパイプラインするために、ラッチの数も増加する必要がある。 第３のクロック信号は別に作られる信号である必要はなく；元のクロックの立ち 上がりおよび立ち下がりから誘導することができる。 パイプラインメモリ１２による要求の処理を早めるため、プロセッサ１および ２からのアドレスが共通のバス上で駆動される。プロセッサ１からのアドレスは φ２上で駆動されて図３の５０でφ１の開始時にラッチされる。プロセッサ２か らのアドレスはφ２の開始時に５０において駆動されてラッチされる。したがっ て、アドレスでコーダは、φ１およびφ２の開始時に直ちにアドレスのデコード を開始する。ラッチ５０は、パイプラインラッチ２８を駆動するものと同じ２ｘ クロックによってクロックされる。 図４は図３の各種の点における信号を示す詳細タイミング図である。これから 解るように、システムクロック信号４０は二つの位相、φ１およびφ２、を有し 、全クロック周期４１を形成する。次のクロック周期４１’は位相φ１１および φ１２等を含む。ラッチ２８を駆動する２倍速クロック信号４６はラッチ５０を トリガして、時刻６０においてプロセッサ１４からの入力アドレス要求を記憶す る。時刻６２で終わる第１位相φ１の間に、このアドレスがデコードされる。時 刻６４で終わる第２位相の間に、デコードされたアドレスはデータを呼び出し、 それをライン３２からプロセッサ１４に返送するのに用いられる。同時に、時刻 ６２で始まる位相φ１の間に、ラッチ５０は位相φ２の残りの間にプロセッサ１ ６用のアドレスを確保する。ラッチ５０の使用は、各位相の開始においてプロセ ッサに対してアドレスを有効とさせるが、このアドレスはその位相が始まった後 に直ちに取り除く（プロセッサによって）ことができる。ラッチ５０は要するに 、各プロセッサがそのアドレスを供給し、同一の位相においてその前回のデータ を獲得するようにアドレスとデータのタイミングをシフトするものである。（図 ４参照）これは、位相φ２の終わり及びクロック周期４１の終了時に時刻６４に おいて終了する。時刻７０で終わる次のクロック周期４１’の位相φ１１の間に 、デコードされたアドレスにしたがってデータが呼び出されプロセッサ１６に返 送される。この特定の説明において、ラッチ２８はパイプラインメモリ１２の右 にあって、アドレスデコードとデータ呼び出し機能を分割するが、一つ以上のラ ッチを用いてラッチ２８を構成し、これらをパイプラインメモリ１２において各 種の場所で用いることができるため、この事は本発明の必要な制約ではない。時 刻６２においてラッチ２８がラッチ５０におけるアドレスにしたがってプロセッ サ１４のデコードされたアドレスをラッチすることに注目する必要がある。すな わち、ラッチ２８は、ラッチ２８に保持されたデコード済みのアドレスによって 同時に メモリアレイをアクセスしながら、ラッチ５０に保持された一つのプロセッサ要 求用のアドレスをデコードすることをメモリに許容することによって、メモリ１ ２のパイプライン機能に影響を与えている。 プロセッサ１４および１６からのライン３０および３４上のアドレス要求に含 まれるのは、デコードされたアドレスの情報に書き込みあるいは読み出す必要の ある情報があるか否かを示す制御信号である。図４のリードデータ波形８０は、 読み出しあるいは書き込むべきデータが、プロセッサ１４に対してφ２の終わり まで有効であることを示す。データが読み出すべきものである場合、波形８０は 、時刻６４がリードデータ８２で示されるように到達した場合に、読み出すべき データが有効であることを示す。データがメモリに書き込むべきものである場合 、波形８４はデータが８６において書き込み有効であることを示す。同様に、マ イクロプロセッサ１６用のデータ有効表示８８および９０は、データが時刻７０ において有効であることを示す。 図５のパイプラインメモリ１２の更に詳しい構成は、アドレスデコーダ１００ 、ラッチ２８、メモリアレイ１０２、カラムデコーダ１０４、およびラッチ１０ ６を含むことを示している。出力にＭＵＸ１０８がある。このデユアルアクセス パイプラインメモリシステムの二つのプロセッサが一つのマイクロプロセッサと 一つのＩ／Ｏプロセッサを含むと仮定すると、それぞれのアドレスはクロックの 各位相の間、すなわちφ２の間にドライブプロセッサ１およびφ１の間にドライ ブプロセッサ２、にライン１１４上に供給される。ラッチ１１２は、アドレスデ コーダ１００に対してその周期の開始後直ちに新しいアドレス要求が使用できる ように、前回のプロセッサアドレス要求を保持するラッチ５０と同様な保持ラッ チである。ラッチ２８は、パイプラインメモリの正常な方法でアドレスデコーダ １００およびメモリアレイ１０２との組合せで作動する。カラムデコード１０４ はメモリアレイ１０２から出力データを受け取り、それを要求プロセッサに対し て送出可能状態の出力データおよびメモリアレイに対して書き込み可能なデータ を保持する先行ラッチであるラッチ１０６に送る。データライン１１８および１ ２０は、それらが要求したデータを夫々マイクロプロセッサおよびＩ／Ｏプロセ ッサに戻す。データライン１１８および１２０は、アドレスラインと同様な方法 で タイムシェアすることができる。ラッチ１０６は、プロセッサに対して送出可能 なデータを保持するように機能する。波形部分８２、８６、８８および９０の重 複部分１２０、１２２、１２４および１２６を作り出すのはこの機能であり、プ ロセッサがデータの受け取りあるいは書き込み可能であるときにデータがそこに ありレデイであることを示す。プロセッサによってパイプラインメモリに送出さ れる前回参照された制御信号およびアドレスの部分は、他のラッチ１２２からカ ラムデコード１０４に送出される。ラッチ１２２は、カラムデコード１０４の動 作をパイプラインラッチ２８と同期させるように作動する。 ある用途において、図６Ａおよび６Ｂのメモリ１２は、４つのメモリバンク１ ５０、１５２、１５４および１５６を有し、プロセッサ１４は、データフェッチ 装置データアドレス発生器１５８および１６０、キャッシュメモリ１６２、及び 命令フェッチ装置、プログラムシーケンサ１６４を含むマイクロプロセッサであ る。マイクロプロセッサ１４も、通常のフラグ１６６、タイマ１６８及び割り込 み１７０を含んでいる。また、レジスタファイル１７２、浮動点固定乗算器およ び固定点アキュムレータ１７４、バレルシフタ１７６、及び浮動点および固定点 算術論理装置１７８がある。他方のプロセッサであるプロセッサ１６は、実際に は、Ｉ／Ｏプロセッサレジスタ１８０、シリアルポート１８２、ニブルポート１ ８４、およびデータメモリアドレスコントロール１８６を含むＩ／Ｏプロセッサ である。この用途において、データアドレス発生器１５８および１６０およびプ ログラマシーケンサ１６４はそれぞれプロセッサと考えられ、この場合これらは 実際にはマイクロプロセッサ１４のサブプロセッサであるが、メモリ１２からみ れば４つのプロセッサ：データアドレス発生器１５８および１６０、プログラム シーケンサ１６４、およびＩ／Ｏプロセッサ１６、である。この用途においては 、二つのバス対がある：プログラムアドレスおよびプログラムメモリデータバス ２００および２０２が一つの対であり、データメモリアドレスおよびデータメモ リデータバス２０６および２０８が他方の対である。 本発明において、位相１の間、データアドレス発生器１６０またはプログラム シーケンサ１６４はプログラムメモリバス対２００および２０２をアクセスでき る。また、位相１の間、データアドレス発生器１５８はデータメモリアドレス対 ２０６、２０８をアクセスできる。位相２の間、Ｉ／Ｏプロセッサ１６のみがプ ログラムメモリアドレス対２００および２０２を介してメモリ１２のメモリバン クをアクセスする。プログラムシーケンサ１６４およびデータアドレス発生器１ ６０の両方がプログラムメモリアドレスバス２００、２０２をアドレスする必要 のある場合は、一方が第１クロック周期の一つと同期してアクセスし、次のクロ ック周期の一つの間に他方がそのアクセスを獲得することが必要である。 図６Ａおよび６Ｂのシステムに対する本発明のさらに有利な応用は図７に見ら れる。この場合、プログラムメモリアドレス対２００および２０２に対するプロ グラムシーケンサ１６４とデータアドレス発生器１６０との間の競合は、第１位 相の間にデータアドレス発生器１５８および１６０に二つの異なるバス２０２お よび２０６に対するそれらのアドレスを送出させ、第２位相の間にプログラムシ ーケンサ１６４およびＩ／Ｏプロセッサ１６にそれらのアドレス要求をバス２０ ０および２０６に対して送出させることにより回避できる。これは、プログラム シーケンサ１６４がデータアドレス発生器１５８および１６０に対して緩く結合 されているために達成可能である。このことは、要求の位相分布が各種のプロセ ッサの能力に依存し、互いに中断することなくあるいはメモリを２倍あるいは多 数倍の速度で走らせることなくパイプラインメモリに対して多重アクセスするた めに同期的に働くが互いには同期しないため、本発明のすべての応用の基礎をな している。この機能により、図７に示すように、バス対２００、２０２および２ ０６、２０８は更に効率良く用いられ、データアドレス発生器１６０およびプロ グラムシーケンサ１６４はもはや競合せず、キャッシュメモリ１６２を省略する ことができる。上記において実施例はすべてデユアルアクセスパイプラインメモ リシステムに関するものであったが、本発明はＩ／Ｏプロセッサ２２０およびマ イクロプロセッサ２２４の如きプロセッサの追加対が示され、第３位相φ３の間 にプログラムメモリアドレスバス２００およびデータメモリアドレスバス２０６ を利用し、ここでは勿論システムクロック信号は３位相以上に分割されているが 、パイプラインメモリと組み合わせて利用すべきプロセッサの数及び利用可能な バスの数に依存する。 本発明の構成がいくつかの図面に示されているが、一部の特徴は本発明にした がって他の特徴の一部あるいは全部と組み合わせることができるため、便宜上示 されているに過ぎない。 他の具体例は当業者にとって明らかであり、以下の特許請求の範囲内である。

Claims (1)

1. 【特許請求の範囲】 １． 第１および第２のプロセッサと、 ラッチ手段を含むパイプラインメモリと、 上記プロセッサとパイプラインメモリを接続するバス手段と、 上記第１のプロセッサを作動させるためのシステムクロック信号に同期する第 １のクロック信号、上記第１のプロセッサと同期しない第２のプロセッサを作動 させるための上記システムクロック信号と同期しない第２のクロック信号、およ びラッチ手段を介してパイプラインメモリをクロックするシステムクロック信号 の２倍の速度の第３のクロック信号を供給して、一つの位相の間で前回のサイク ルで供給されたアドレスからデータをアクセスしながら同じ位相の間で第１のプ ロセッサによってパイプラインメモリにアドレスを供給し、逆に他方の位相の間 で上記第２のプロセッサが前回のサイクルからデータをアクセスしながら同じ位 相の間で第２のプロセッサによってパイプラインメモリにアドレスを供給するシ ステムクロック信号に応答するクロック回路とによって構成されるデユアルフェ ーズ、デユアルアクセスパイプラインメモリシステム。 ２． 上記プロセッサがＩ／Ｏプロセッサおよびマイクロプロセッサであること を特徴とする請求項１に記載のデユアルフェーズ、デユアルアクセスパイプライ ンメモリシステム。 ３． 上記プロセッサが共にマイクロプロセッサであることを特徴とする請求項 １に記載のデユアルフェーズ、デユアルアクセスパイプラインメモリシステム。 ４． 上記プロセッサが同じマイクロプロセッサ内にサブプロセッサを含むこと を特徴とする請求項１に記載のデユアルフェーズ、デユアルアクセスパイプライ ンメモリシステム。 ５． 上記サブプロセッサが命令フェッチ装置およびデータフェッチ装置を有す ることを特徴とする請求項４に記載のデユアルフェーズ、デユアルアクセスパイ プラインメモリシステム。 ６． 上記パイプラインメモリが複数のメモリバンクを含み、上記バス手段が複 数のデータアドレスバス対を含み、さらに第３および第４のプロセッサを有する ことを特徴とする請求項１に記載のデユアルフェーズ、デユアルアクセスパイプ ラインメモリシステム。 ７． 上記第１および第３のプロセッサが、互いに同じ位相内で互いに異なるメ モリバンクをアクセスするデータフェッチ装置を有し、上記第２および第４のプ ロセッサが、互いに同じ位相内で互いに異なるメモリバンクをアクセスするが、 上記第１および第３のプロセッサと同期しない命令フェッチ装置およびＩ／Ｏプ ロセッサを有することを特徴とする請求項６に記載のデユアルフェーズ、デユア ルアクセスパイプラインメモリシステム。 ８． ｎ個のプロセッサと、 ラッチ手段を含むパイプラインメモリと、 上記プロセッサとパイプラインメモリを接続するバス手段と、 システムクロック信号に応答して上記システムクロック信号をｎ個の位相に分 割し、システムクロック信号のｎ個の位相に対応する多数のクロック信号を供給 してそれぞれのプロセッサを作動させ、所定の位相の間のみデータおよびアドレ スを転送し、それによって各システムクロック信号周期にメモリにｎ回アクセス 、各プロセッサに一アクセス、しながら上記メモリと各プロセッサをシステムク ロック速度で作動させるクロック回路とによって構成されるマルチフェーズ、マ ルチアクセスパイプラインメモリシステム。 ９． 上記プロセッサが同じマイクロプロセッサ内にサブプロセッサを含むこと を特徴とする請求項８に記載のマルチフェーズ、マルチアクセスパイプラインメ モリシステム。 １０． 上記サブプロセッサが命令フェッチ装置およびデータフェッチ装置を有 することを特徴とする請求項９に記載のマルチフェーズ、マルチアクセスパイプ ラインメモリシステム。 １１． 上記パイプラインメモリが複数のメモリバンクを含み、上記バス手段が 複数のデータアドレスバス対を含むことを特徴とする請求項８に記載のマルチフ ェーズ、マルチアクセスパイプラインメモリシステム。 １２． 上記ラッチ手段が複数のラッチを有し、各システムクロック周期の間に 上記パイプラインメモリのｎ回のアクセスをパイプライニングすることが可能で あることを特徴とする請求項８に記載のマルチフェーズ、マルチアクセスパイプ ラインメモリシステム。