JPH08509082A - マルチフェーズ、マルチアクセスパイプラインメモリシステム - Google Patents
マルチフェーズ、マルチアクセスパイプラインメモリシステムInfo
- Publication number
- JPH08509082A JPH08509082A JP6517429A JP51742994A JPH08509082A JP H08509082 A JPH08509082 A JP H08509082A JP 6517429 A JP6517429 A JP 6517429A JP 51742994 A JP51742994 A JP 51742994A JP H08509082 A JPH08509082 A JP H08509082A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processor
- pipeline
- phase
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1615—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using a concurrent pipeline structrure
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Advance Control (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
マルチフェーズ、マルチアクセスパイプラインメモリシステムが、n個のプロセッサ(14、16);ラッチ(28)を含むパイプラインメモリ(12):およびプロセッサとパイプラインメモリを接続するバス(30、32、34、36);システムクロック信号(20)に応答してn個の位相に分割してシステムクロック信号(20)のn個の位相に対応する多数のクロック信号(22、24、26)を供給してそれぞれのプロセッサ(14、16)を作動させ、所定の位相の間のみデータおよびアドレスを転送し、それによって各システムクロック信号周期にメモリ(12)にn回アクセス、各プロセッサ(14、16)に一アクセス、しながら上記メモリ(12)と各プロセッサ(14、16)をシステムクロック速度で作動させるクロック回路(18)によって構成される。
Description
【発明の詳細な説明】
マルチフェーズ、マルチアクセスパイプラインメモリシステム
産業上の利用分野
本発明は、マルチフェーズ、マルチアクセスパイプラインメモリシステムに関
する。
背景技術
通常のコンピュータおよびマイクロコンピュータにおいては、マイクロプロセ
ッサとメモリアクセス用のI/Oプロセッサの間に絶えず競合がある。このこと
は、大量のデータの高速処理及び高いI/O速度を必要とする信号処理用途にお
いて特に重要な問題である。メモリの公平な配分を可能とするために、4つのア
プローチが一般に用いられている。一つはデユアルポートメモリの使用である:
これらは一般に複雑で高価であり、容量が小さい。第2のアプローチは、マイク
ロプロセッサおよびI/Oプロセッサの一方が他方に対して優先権を持ち、必要
ある場合にメモリアクセスを“盗み”、それによって他方の動作を中断する“サ
イクルスチーリング“を用いるものである。これは、中断されたプロセッサおよ
びシステム全体の応答を遅くするものである。第3のアプローチは、多くの別々
のメモリバンクを用い、マイクロプロセッサおよびI/Oプロセッサのそれぞれ
の時間の大部分が異なるバンクをアクセスするのを可能とするものである。しか
しながらこれを行うには、ユーザー/プログラマーがマイクロプロセッサおよび
I/Oプロセッサによるメモリバンクに対するアクセス要求における重なりを最
小とする目標をプログラムすることを重ね合わせる必要がある。これは、両方の
プロセッサによる同一メモリに対する同時要求を回避するか、あるいは少なくと
も低減するように、I/O及び演算タスクの注意深いスケジューリングを必要と
する。このことは、ユーザーに対して負担の大きい余分な束縛を課すものである
。第4のアプローチは、単にメモリを通常の2倍のサイクル速度で走らせるもの
である。しかしこれは、特にメモリが原則として容量一杯近くで既に動作してい
る
信号処理システムにおいては困難である。
発明の開示
したがって、本発明は改良されたマルチフェーズ、マルチアクセスパイプライ
ンメモリシステムを提供することを目的とする。
本発明の他の目的は、メモリ容量を増加、拡張、あるいは制限しないその様な
マルチフェーズ、マルチアクセスパイプランメモリシステムを提供することであ
る。
本発明の更に他の目的は、メモリに対する他のプロセッサのアクセスを中断せ
ず、全体としてシステムの動作を遅くしないその様なマルチフェーズ、マルチア
クセスパイプランメモリシステムを提供することである。
本発明の更に他の目的は、プロセッサーメモリ相互作用の特別なプログラミン
グあるいはスケジューリングを必要としないその様なマルチフェーズ、マルチア
クセスパイプランメモリシステムを提供することである。
本発明の更に他の目的は、通常速度以上のメモリ動作を必要としないその様な
マルチフェーズ、マルチアクセスパイプランメモリシステムを提供することであ
る。
本発明は、各プロセッサアクセスメモリがシステムのクロック周期の異なる位
相の間にその正常な速度のメモリ動作を維持するようにプロセッサの動作を位相
シフトし、メモリをパイプラインすることによって、他のプロセッサのアクセス
を妨害することなく、各システムクロック周期において各プロセッサがメモリに
アクセスする真に有効なマルチアクセスメモリシステムが達成できることの実現
によってもたらされる。このアプローチの根底にあるのは、ほとんどの場合、す
べてのプロセッサ、それらがマイクロプロセッサあるいはI/Oプロセッサであ
っても、それらの動作が同時に開始及び終了するように同期して動作することを
必要とする理由が無いと言うことの基本的な実現である:重なった動作シーケン
スが受付可能であり、したがって位相が重なったシーケンシングと組み合わせた
パイプラインメモリが使用可能である。
本発明は、第1および第2のプロセッサ、ラッチ手段を含むパイプラインメモ
リ、およびプロセッサとパイプラインメモリを接続するバス手段を備えたデユア
ルフェーズ、デユアルアクセスパイプラインメモリシステムであることを特徴と
する。第1のプロセッサを作動させるためのシステムクロック信号に同期する第
1のクロック信号、第1のプロセッサと同期しない第2のプロセッサを作動させ
るためのシステムクロック信号と同期しない第2のクロック信号、およびラッチ
手段を介してパイプラインメモリをクロックするシステムクロック信号の2倍の
速度の第3のクロック信号を供給するシステムクロック信号に応答するクロック
回路があり、一つの位相の間で前回のサイクルで供給されたアドレスからデータ
をアクセスしながら第1のプロセッサによってパイプラインメモリにアドレスを
供給できる。逆に、他方の位相の間で前回のサイクルで供給されたアドレスから
データをアクセスしながら第2のプロセッサによってパイプラインにアドレスを
供給できる。
好ましい実施例において、プロセッサはI/Oプロセッサおよびマイクロプロ
セッサを備えることができ、あるいはプロセッサが両方共にマイクロプロセッサ
であってよい。また、プロセッサは同一のマイクロプロセッサ内にサブプロセッ
サを備えることができる。このサブプロセッサは命令フェッチ装置およびデータ
フェッチ装置を備えることができる。パイプラインメモリは複数のメモリバンク
を備えることができ、バス手段は複数のデータアドレスバス対を備えることがで
き、第3および第4のプロセッサが存在してよい。第1および第3のプロセッサ
は同一の位相において互いに異なるメモリバンクをアクセスするデータフェッチ
装置を備えることができ、第2および第4のプロセッサは互いに同一の位相にお
いて、ただし第1および第3のプロセッサの位相外において、互いに異なるメモ
リバンクをアクセスする命令フェッチ装置およびI/Oプロセッサを備えること
ができる。
更に説明すると、本発明は、n個のプロセッサ、ラッチ手段を含むパイプライ
ンメモリ、およびこれらのプロセッサとパイプランメモリを接続するバス手段で
構成されるマルチフェーズ、マルチアクセスパイプラインメモリシステムである
ことを特徴とする。システムクロック信号に応答してシステムクロック信号をn
個の位相に分割してシステムクロック信号のn個の位相に対応する多数のクロッ
ク信号を供給して各プロセッサを作動させ、所定の位相の間のみデータおよびア
ドレスを転送するクロック回路があり、それによって、各システムクロック信号
周期にメモリにn回アクセス、各プロセッサに一アクセス、しながらメモリと各
プロセッサをシステムクロック速度で作動させる。
好ましい実施例において、少なくとも一つのプロセッサがI/Oプロセッサで
あって良く、一つがマイクロプロセッサであって良く、あるいはプロセッサが両
方共にマイクロプロセッサであってもよい。プロセッサは同一のマイクロプロセ
ッサ内にサブプロセッサを備えることができる。サブプロセッサは、データフェ
ッチ装置及び命令フェッチ装置を備えることができる。ラッチ手段は複数のラッ
チを備えて、各システムクロック信号周期においてパイプラインメモリのn回の
アクセスのパイプライニングを行うことができる。
実施例
他の目的、特徴および利点は、実施例の以下の説明及び付属図面から当業者に
とって明らかである。
図1は本発明に係るマルチフェーズ、マルチアクセスパイプラインメモリシス
テムの簡略化されたブロック図である。
図2は図1の各種の点におけるクロック信号を示す。
図3はパイプラインメモリの動作を早める追加の保持ラッチを示す図1のシス
テムの詳細ブロック図である。
図4は図1および3のパイプラインメモリの動作について発生するシーケンス
を示すタイミング図である。
図5は図1および3のパイプラインメモリの詳細ブロック図である。
図6AおよびBはマイクロプロセッサシェアリングデユアルデータおよびプロ
グラムバスにおいて4バンクパイプラインメモリおよび多数のサブプロセッサを
用いた本発明の特定の構成の詳細ブロック図である。
図7は図6Aおよび6Bのシステムの動作において本発明によるさらに改良を
加えた図である。
図1はパイプラインメモリ12および二つのプロセッサ14および16、なら
びにライン20から受信するシステムクロック信号によって駆動されるクロック
回路18を有する本発明によるマルチフェーズ、マルチアクセスパイプラインメ
モリシステムを示す。クロック回路18はシステムクロック信号を二つの位相に
分割する:ライン22からプロセッサ14に送られるφ1およびライン24から
プロセッサ16に送られるφ2。また、クロック回路18はライン20のシステ
ムクロック信号の2倍の周波数の信号を作り、それをライン26からパイプライ
ンメモリ12に送る。第1位相の間、プロセッサ14は一つのアドレスを要求し
、ライン30からパイプラインメモリ12に制御信号を供給する。第2位相の間
、メモリ12はライン32からプロセッサ14(リード)にデータを返送し、あ
るいはプロセッサ14がパイプラインデータ(ライト)を供給する。また、第2
位相の間、プロセッサ16はライン34を通してアドレスを要求して制御信号を
供給し、それに対してシステムクロック信号の次の周期の第1位相の間にライン
36を通してデータを返送(リード)あるいは供給(ライト)する。
これは図2に示す波形について更に容易に理解できる。ライン20に現れるシ
ステムクロック40は二つの位相、φ1およびφ2、を有するように示されてい
る。クロック回路18には、それから発生する二つのクロック信号がある:第1
位相信号42および第1位相信号の逆である第2位相信号44。信号42は実際
にはシステムクロック信号の複製であり、この場合にパイプラインメモリはデユ
アルアクセスシステムとして動作しており、二つのプロセッサ14および16の
みが関係する。ライン26からパイプラインメモリ12に送られた第3のクロッ
ク信号は、システムクロック信号40の2倍の速度で46に示すように現れる。
しかしながら、これはメモリを通常の2倍のメモリ速度で動作させるものではな
く、パイプラインメモリ12のパイプライン機能を行うラッチ28を動作させる
のみである。プロセッサの数が増加するにしたがって、要求およびデータ入力お
よび出力を適切にパイプラインするために、ラッチの数も増加する必要がある。
第3のクロック信号は別に作られる信号である必要はなく;元のクロックの立ち
上がりおよび立ち下がりから誘導することができる。
パイプラインメモリ12による要求の処理を早めるため、プロセッサ1および
2からのアドレスが共通のバス上で駆動される。プロセッサ1からのアドレスは
φ2上で駆動されて図3の50でφ1の開始時にラッチされる。プロセッサ2か
らのアドレスはφ2の開始時に50において駆動されてラッチされる。したがっ
て、アドレスでコーダは、φ1およびφ2の開始時に直ちにアドレスのデコード
を開始する。ラッチ50は、パイプラインラッチ28を駆動するものと同じ2x
クロックによってクロックされる。
図4は図3の各種の点における信号を示す詳細タイミング図である。これから
解るように、システムクロック信号40は二つの位相、φ1およびφ2、を有し
、全クロック周期41を形成する。次のクロック周期41’は位相φ11および
φ12等を含む。ラッチ28を駆動する2倍速クロック信号46はラッチ50を
トリガして、時刻60においてプロセッサ14からの入力アドレス要求を記憶す
る。時刻62で終わる第1位相φ1の間に、このアドレスがデコードされる。時
刻64で終わる第2位相の間に、デコードされたアドレスはデータを呼び出し、
それをライン32からプロセッサ14に返送するのに用いられる。同時に、時刻
62で始まる位相φ1の間に、ラッチ50は位相φ2の残りの間にプロセッサ1
6用のアドレスを確保する。ラッチ50の使用は、各位相の開始においてプロセ
ッサに対してアドレスを有効とさせるが、このアドレスはその位相が始まった後
に直ちに取り除く(プロセッサによって)ことができる。ラッチ50は要するに
、各プロセッサがそのアドレスを供給し、同一の位相においてその前回のデータ
を獲得するようにアドレスとデータのタイミングをシフトするものである。(図
4参照)これは、位相φ2の終わり及びクロック周期41の終了時に時刻64に
おいて終了する。時刻70で終わる次のクロック周期41’の位相φ11の間に
、デコードされたアドレスにしたがってデータが呼び出されプロセッサ16に返
送される。この特定の説明において、ラッチ28はパイプラインメモリ12の右
にあって、アドレスデコードとデータ呼び出し機能を分割するが、一つ以上のラ
ッチを用いてラッチ28を構成し、これらをパイプラインメモリ12において各
種の場所で用いることができるため、この事は本発明の必要な制約ではない。時
刻62においてラッチ28がラッチ50におけるアドレスにしたがってプロセッ
サ14のデコードされたアドレスをラッチすることに注目する必要がある。すな
わち、ラッチ28は、ラッチ28に保持されたデコード済みのアドレスによって
同時に
メモリアレイをアクセスしながら、ラッチ50に保持された一つのプロセッサ要
求用のアドレスをデコードすることをメモリに許容することによって、メモリ1
2のパイプライン機能に影響を与えている。
プロセッサ14および16からのライン30および34上のアドレス要求に含
まれるのは、デコードされたアドレスの情報に書き込みあるいは読み出す必要の
ある情報があるか否かを示す制御信号である。図4のリードデータ波形80は、
読み出しあるいは書き込むべきデータが、プロセッサ14に対してφ2の終わり
まで有効であることを示す。データが読み出すべきものである場合、波形80は
、時刻64がリードデータ82で示されるように到達した場合に、読み出すべき
データが有効であることを示す。データがメモリに書き込むべきものである場合
、波形84はデータが86において書き込み有効であることを示す。同様に、マ
イクロプロセッサ16用のデータ有効表示88および90は、データが時刻70
において有効であることを示す。
図5のパイプラインメモリ12の更に詳しい構成は、アドレスデコーダ100
、ラッチ28、メモリアレイ102、カラムデコーダ104、およびラッチ10
6を含むことを示している。出力にMUX108がある。このデユアルアクセス
パイプラインメモリシステムの二つのプロセッサが一つのマイクロプロセッサと
一つのI/Oプロセッサを含むと仮定すると、それぞれのアドレスはクロックの
各位相の間、すなわちφ2の間にドライブプロセッサ1およびφ1の間にドライ
ブプロセッサ2、にライン114上に供給される。ラッチ112は、アドレスデ
コーダ100に対してその周期の開始後直ちに新しいアドレス要求が使用できる
ように、前回のプロセッサアドレス要求を保持するラッチ50と同様な保持ラッ
チである。ラッチ28は、パイプラインメモリの正常な方法でアドレスデコーダ
100およびメモリアレイ102との組合せで作動する。カラムデコード104
はメモリアレイ102から出力データを受け取り、それを要求プロセッサに対し
て送出可能状態の出力データおよびメモリアレイに対して書き込み可能なデータ
を保持する先行ラッチであるラッチ106に送る。データライン118および1
20は、それらが要求したデータを夫々マイクロプロセッサおよびI/Oプロセ
ッサに戻す。データライン118および120は、アドレスラインと同様な方法
で
タイムシェアすることができる。ラッチ106は、プロセッサに対して送出可能
なデータを保持するように機能する。波形部分82、86、88および90の重
複部分120、122、124および126を作り出すのはこの機能であり、プ
ロセッサがデータの受け取りあるいは書き込み可能であるときにデータがそこに
ありレデイであることを示す。プロセッサによってパイプラインメモリに送出さ
れる前回参照された制御信号およびアドレスの部分は、他のラッチ122からカ
ラムデコード104に送出される。ラッチ122は、カラムデコード104の動
作をパイプラインラッチ28と同期させるように作動する。
ある用途において、図6Aおよび6Bのメモリ12は、4つのメモリバンク1
50、152、154および156を有し、プロセッサ14は、データフェッチ
装置データアドレス発生器158および160、キャッシュメモリ162、及び
命令フェッチ装置、プログラムシーケンサ164を含むマイクロプロセッサであ
る。マイクロプロセッサ14も、通常のフラグ166、タイマ168及び割り込
み170を含んでいる。また、レジスタファイル172、浮動点固定乗算器およ
び固定点アキュムレータ174、バレルシフタ176、及び浮動点および固定点
算術論理装置178がある。他方のプロセッサであるプロセッサ16は、実際に
は、I/Oプロセッサレジスタ180、シリアルポート182、ニブルポート1
84、およびデータメモリアドレスコントロール186を含むI/Oプロセッサ
である。この用途において、データアドレス発生器158および160およびプ
ログラマシーケンサ164はそれぞれプロセッサと考えられ、この場合これらは
実際にはマイクロプロセッサ14のサブプロセッサであるが、メモリ12からみ
れば4つのプロセッサ:データアドレス発生器158および160、プログラム
シーケンサ164、およびI/Oプロセッサ16、である。この用途においては
、二つのバス対がある:プログラムアドレスおよびプログラムメモリデータバス
200および202が一つの対であり、データメモリアドレスおよびデータメモ
リデータバス206および208が他方の対である。
本発明において、位相1の間、データアドレス発生器160またはプログラム
シーケンサ164はプログラムメモリバス対200および202をアクセスでき
る。また、位相1の間、データアドレス発生器158はデータメモリアドレス対
206、208をアクセスできる。位相2の間、I/Oプロセッサ16のみがプ
ログラムメモリアドレス対200および202を介してメモリ12のメモリバン
クをアクセスする。プログラムシーケンサ164およびデータアドレス発生器1
60の両方がプログラムメモリアドレスバス200、202をアドレスする必要
のある場合は、一方が第1クロック周期の一つと同期してアクセスし、次のクロ
ック周期の一つの間に他方がそのアクセスを獲得することが必要である。
図6Aおよび6Bのシステムに対する本発明のさらに有利な応用は図7に見ら
れる。この場合、プログラムメモリアドレス対200および202に対するプロ
グラムシーケンサ164とデータアドレス発生器160との間の競合は、第1位
相の間にデータアドレス発生器158および160に二つの異なるバス202お
よび206に対するそれらのアドレスを送出させ、第2位相の間にプログラムシ
ーケンサ164およびI/Oプロセッサ16にそれらのアドレス要求をバス20
0および206に対して送出させることにより回避できる。これは、プログラム
シーケンサ164がデータアドレス発生器158および160に対して緩く結合
されているために達成可能である。このことは、要求の位相分布が各種のプロセ
ッサの能力に依存し、互いに中断することなくあるいはメモリを2倍あるいは多
数倍の速度で走らせることなくパイプラインメモリに対して多重アクセスするた
めに同期的に働くが互いには同期しないため、本発明のすべての応用の基礎をな
している。この機能により、図7に示すように、バス対200、202および2
06、208は更に効率良く用いられ、データアドレス発生器160およびプロ
グラムシーケンサ164はもはや競合せず、キャッシュメモリ162を省略する
ことができる。上記において実施例はすべてデユアルアクセスパイプラインメモ
リシステムに関するものであったが、本発明はI/Oプロセッサ220およびマ
イクロプロセッサ224の如きプロセッサの追加対が示され、第3位相φ3の間
にプログラムメモリアドレスバス200およびデータメモリアドレスバス206
を利用し、ここでは勿論システムクロック信号は3位相以上に分割されているが
、パイプラインメモリと組み合わせて利用すべきプロセッサの数及び利用可能な
バスの数に依存する。
本発明の構成がいくつかの図面に示されているが、一部の特徴は本発明にした
がって他の特徴の一部あるいは全部と組み合わせることができるため、便宜上示
されているに過ぎない。
他の具体例は当業者にとって明らかであり、以下の特許請求の範囲内である。
Claims (1)
- 【特許請求の範囲】 1. 第1および第2のプロセッサと、 ラッチ手段を含むパイプラインメモリと、 上記プロセッサとパイプラインメモリを接続するバス手段と、 上記第1のプロセッサを作動させるためのシステムクロック信号に同期する第 1のクロック信号、上記第1のプロセッサと同期しない第2のプロセッサを作動 させるための上記システムクロック信号と同期しない第2のクロック信号、およ びラッチ手段を介してパイプラインメモリをクロックするシステムクロック信号 の2倍の速度の第3のクロック信号を供給して、一つの位相の間で前回のサイク ルで供給されたアドレスからデータをアクセスしながら同じ位相の間で第1のプ ロセッサによってパイプラインメモリにアドレスを供給し、逆に他方の位相の間 で上記第2のプロセッサが前回のサイクルからデータをアクセスしながら同じ位 相の間で第2のプロセッサによってパイプラインメモリにアドレスを供給するシ ステムクロック信号に応答するクロック回路とによって構成されるデユアルフェ ーズ、デユアルアクセスパイプラインメモリシステム。 2. 上記プロセッサがI/Oプロセッサおよびマイクロプロセッサであること を特徴とする請求項1に記載のデユアルフェーズ、デユアルアクセスパイプライ ンメモリシステム。 3. 上記プロセッサが共にマイクロプロセッサであることを特徴とする請求項 1に記載のデユアルフェーズ、デユアルアクセスパイプラインメモリシステム。 4. 上記プロセッサが同じマイクロプロセッサ内にサブプロセッサを含むこと を特徴とする請求項1に記載のデユアルフェーズ、デユアルアクセスパイプライ ンメモリシステム。 5. 上記サブプロセッサが命令フェッチ装置およびデータフェッチ装置を有す ることを特徴とする請求項4に記載のデユアルフェーズ、デユアルアクセスパイ プラインメモリシステム。 6. 上記パイプラインメモリが複数のメモリバンクを含み、上記バス手段が複 数のデータアドレスバス対を含み、さらに第3および第4のプロセッサを有する ことを特徴とする請求項1に記載のデユアルフェーズ、デユアルアクセスパイプ ラインメモリシステム。 7. 上記第1および第3のプロセッサが、互いに同じ位相内で互いに異なるメ モリバンクをアクセスするデータフェッチ装置を有し、上記第2および第4のプ ロセッサが、互いに同じ位相内で互いに異なるメモリバンクをアクセスするが、 上記第1および第3のプロセッサと同期しない命令フェッチ装置およびI/Oプ ロセッサを有することを特徴とする請求項6に記載のデユアルフェーズ、デユア ルアクセスパイプラインメモリシステム。 8. n個のプロセッサと、 ラッチ手段を含むパイプラインメモリと、 上記プロセッサとパイプラインメモリを接続するバス手段と、 システムクロック信号に応答して上記システムクロック信号をn個の位相に分 割し、システムクロック信号のn個の位相に対応する多数のクロック信号を供給 してそれぞれのプロセッサを作動させ、所定の位相の間のみデータおよびアドレ スを転送し、それによって各システムクロック信号周期にメモリにn回アクセス 、各プロセッサに一アクセス、しながら上記メモリと各プロセッサをシステムク ロック速度で作動させるクロック回路とによって構成されるマルチフェーズ、マ ルチアクセスパイプラインメモリシステム。 9. 上記プロセッサが同じマイクロプロセッサ内にサブプロセッサを含むこと を特徴とする請求項8に記載のマルチフェーズ、マルチアクセスパイプラインメ モリシステム。 10. 上記サブプロセッサが命令フェッチ装置およびデータフェッチ装置を有 することを特徴とする請求項9に記載のマルチフェーズ、マルチアクセスパイプ ラインメモリシステム。 11. 上記パイプラインメモリが複数のメモリバンクを含み、上記バス手段が 複数のデータアドレスバス対を含むことを特徴とする請求項8に記載のマルチフ ェーズ、マルチアクセスパイプラインメモリシステム。 12. 上記ラッチ手段が複数のラッチを有し、各システムクロック周期の間に 上記パイプラインメモリのn回のアクセスをパイプライニングすることが可能で あることを特徴とする請求項8に記載のマルチフェーズ、マルチアクセスパイプ ラインメモリシステム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/052,073 | 1993-04-22 | ||
US08/052,073 US5471607A (en) | 1993-04-22 | 1993-04-22 | Multi-phase multi-access pipeline memory system |
PCT/US1994/004455 WO1994024628A1 (en) | 1993-04-22 | 1994-04-22 | Multi-phase multi-access pipeline memory system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08509082A true JPH08509082A (ja) | 1996-09-24 |
Family
ID=21975282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6517429A Pending JPH08509082A (ja) | 1993-04-22 | 1994-04-22 | マルチフェーズ、マルチアクセスパイプラインメモリシステム |
Country Status (5)
Country | Link |
---|---|
US (1) | US5471607A (ja) |
EP (1) | EP0695444B1 (ja) |
JP (1) | JPH08509082A (ja) |
DE (1) | DE69432014T2 (ja) |
WO (1) | WO1994024628A1 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3579461B2 (ja) * | 1993-10-15 | 2004-10-20 | 株式会社ルネサステクノロジ | データ処理システム及びデータ処理装置 |
US5761466A (en) * | 1994-05-09 | 1998-06-02 | Lsi Logic Corporation | Soft programmable single-cycle/pipelined micro-programmed control system |
JPH0816530A (ja) * | 1994-07-04 | 1996-01-19 | Kurieiteibu Design:Kk | コプロセサシステムおよび補助演算機能付外部メモリ装置 |
JP3013714B2 (ja) * | 1994-09-28 | 2000-02-28 | 日本電気株式会社 | 半導体記憶装置 |
JP2970434B2 (ja) * | 1994-10-31 | 1999-11-02 | 日本電気株式会社 | 同期型半導体記憶装置およびセンス制御方法 |
US5954811A (en) * | 1996-01-25 | 1999-09-21 | Analog Devices, Inc. | Digital signal processor architecture |
US5896543A (en) * | 1996-01-25 | 1999-04-20 | Analog Devices, Inc. | Digital signal processor architecture |
GB2310738B (en) * | 1996-02-29 | 2000-02-16 | Advanced Risc Mach Ltd | Dynamic logic pipeline control |
JP2959482B2 (ja) * | 1996-08-19 | 1999-10-06 | 日本電気株式会社 | 大規模集積回路 |
US5790838A (en) * | 1996-08-20 | 1998-08-04 | International Business Machines Corporation | Pipelined memory interface and method for using the same |
AU9798798A (en) * | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Power control system for synchronous memory device |
EP1327991A3 (en) * | 1997-10-10 | 2005-05-11 | Rambus Inc. | Apparatus and method for pipelined memory operations |
AU9604698A (en) | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Method and apparatus for two step memory write operations |
US6401167B1 (en) | 1997-10-10 | 2002-06-04 | Rambus Incorporated | High performance cost optimized memory |
AU9693398A (en) * | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Apparatus and method for pipelined memory operations |
US6002882A (en) * | 1997-11-03 | 1999-12-14 | Analog Devices, Inc. | Bidirectional communication port for digital signal processor |
US6061779A (en) * | 1998-01-16 | 2000-05-09 | Analog Devices, Inc. | Digital signal processor having data alignment buffer for performing unaligned data accesses |
EP1031988A1 (en) * | 1999-02-26 | 2000-08-30 | Texas Instruments Incorporated | Method and apparatus for accessing a memory core |
US6629223B2 (en) | 1998-10-06 | 2003-09-30 | Texas Instruments Incorporated | Method and apparatus for accessing a memory core multiple times in a single clock cycle |
US7126874B2 (en) | 2004-08-31 | 2006-10-24 | Micron Technology, Inc. | Memory system and method for strobing data, command and address signals |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6068461A (ja) * | 1983-09-21 | 1985-04-19 | Nec Corp | メモリ多重アクセス装置 |
JPS60102088A (ja) * | 1983-09-26 | 1985-06-06 | ジ−メンス・アクチエンゲゼルシヤフト | マルチプロセツサ計算機 |
JPS633359A (ja) * | 1986-06-20 | 1988-01-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デイジタル情報処理システム |
JPS6421786A (en) * | 1987-07-15 | 1989-01-25 | Nec Corp | Semiconductor memory |
JPH04262450A (ja) * | 1991-02-15 | 1992-09-17 | Omron Corp | プロセッサ |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3896418A (en) * | 1971-08-31 | 1975-07-22 | Texas Instruments Inc | Synchronous multi-processor system utilizing a single external memory unit |
US4050058A (en) * | 1973-12-26 | 1977-09-20 | Xerox Corporation | Microprocessor with parallel operation |
JPS6046461B2 (ja) * | 1979-11-26 | 1985-10-16 | 株式会社日立製作所 | アクセス要求選択回路 |
US4392200A (en) * | 1980-01-28 | 1983-07-05 | Digital Equipment Corporation | Cached multiprocessor system with pipeline timing |
FR2491703B1 (fr) * | 1980-10-03 | 1988-04-29 | Thomson Csf | Dispositif de compression et dispositif de decompression temporelle de donnees et systeme de transmission comportant au moins l'un de ces dispositifs |
US4866604A (en) * | 1981-10-01 | 1989-09-12 | Stratus Computer, Inc. | Digital data processing apparatus with pipelined memory cycles |
US4547845A (en) * | 1982-04-21 | 1985-10-15 | The United States Of America As Represented By The Secretary Of The Navy | Split-BUS multiprocessor system |
GB8401807D0 (en) * | 1984-01-24 | 1984-02-29 | Int Computers Ltd | Pipelined data processing apparatus |
US4621362A (en) * | 1984-06-04 | 1986-11-04 | International Business Machines Corp. | Routing architecture for a multi-ring local area network |
US4685088A (en) * | 1985-04-15 | 1987-08-04 | International Business Machines Corporation | High performance memory system utilizing pipelining techniques |
US4817006A (en) * | 1986-03-28 | 1989-03-28 | Thomas Engineering, Inc. | Pharmaceutical tablet press control mechanism |
JPS63155340A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 記憶装置の読出し方式 |
JPS6443894A (en) * | 1987-08-10 | 1989-02-16 | Nec Corp | Semiconductor memory |
EP0303751B1 (en) * | 1987-08-20 | 1992-05-20 | International Business Machines Corporation | Interface mechanism for controlling the exchange of information between two devices |
JP2557077B2 (ja) * | 1987-12-21 | 1996-11-27 | エイ・ティ・アンド・ティ グローバル インフォメーション ソルーションズ インターナショナル インコーポレイテッド | 同期アクセス方式のキヤラクタ表示システム |
US5206833A (en) * | 1988-09-12 | 1993-04-27 | Acer Incorporated | Pipelined dual port RAM |
US5220201A (en) * | 1990-06-26 | 1993-06-15 | Canon Kabushiki Kaisha | Phase-locked signal generator |
JP2765245B2 (ja) * | 1991-02-07 | 1998-06-11 | 日本電気株式会社 | シリアルクロック発生回路 |
JP2776098B2 (ja) * | 1991-11-27 | 1998-07-16 | 松下電器産業株式会社 | クロック再生回路および時間軸誤差補正装置 |
-
1993
- 1993-04-22 US US08/052,073 patent/US5471607A/en not_active Expired - Lifetime
-
1994
- 1994-04-22 WO PCT/US1994/004455 patent/WO1994024628A1/en active IP Right Grant
- 1994-04-22 DE DE69432014T patent/DE69432014T2/de not_active Expired - Lifetime
- 1994-04-22 EP EP94914890A patent/EP0695444B1/en not_active Expired - Lifetime
- 1994-04-22 JP JP6517429A patent/JPH08509082A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6068461A (ja) * | 1983-09-21 | 1985-04-19 | Nec Corp | メモリ多重アクセス装置 |
JPS60102088A (ja) * | 1983-09-26 | 1985-06-06 | ジ−メンス・アクチエンゲゼルシヤフト | マルチプロセツサ計算機 |
JPS633359A (ja) * | 1986-06-20 | 1988-01-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デイジタル情報処理システム |
JPS6421786A (en) * | 1987-07-15 | 1989-01-25 | Nec Corp | Semiconductor memory |
JPH04262450A (ja) * | 1991-02-15 | 1992-09-17 | Omron Corp | プロセッサ |
Also Published As
Publication number | Publication date |
---|---|
EP0695444B1 (en) | 2003-01-15 |
DE69432014T2 (de) | 2003-11-20 |
US5471607A (en) | 1995-11-28 |
EP0695444A4 (en) | 2001-09-12 |
EP0695444A1 (en) | 1996-02-07 |
WO1994024628A1 (en) | 1994-10-27 |
DE69432014D1 (de) | 2003-02-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH08509082A (ja) | マルチフェーズ、マルチアクセスパイプラインメモリシステム | |
US5179530A (en) | Architecture for integrated concurrent vector signal processor | |
JP3587257B2 (ja) | 命令実行監視システム | |
CN101923523B (zh) | 存储器系统以及存取存储器的方法 | |
JP2569323B2 (ja) | コプロセツサア−キテクチヤ | |
JP3531167B2 (ja) | 命令実行を制御するため命令にタグを割り当てるシステム及び方法 | |
JPH06139189A (ja) | 共有バス調停機構 | |
US6513125B1 (en) | Multi-phase multi-access pipeline memory system in which the pipeline memory can decode addresses issued by one processor while simultaneously accessing memory array by other processor | |
JPH056906B2 (ja) | ||
US4443848A (en) | Two-level priority circuit | |
JP2008181551A (ja) | ベクトルレジスタを備えたコンピュータにおけるベクトルテールゲーティング | |
KR970705080A (ko) | 외부 메모리로의 액세스 요청을 파이프라이닝하는 마이크로프로세서(Microprocessor with Pipelined Access Request to External Memory) | |
US5428810A (en) | Allocation of resources of a pipelined processor by clock phase for parallel execution of dependent processes | |
EP1015992B1 (en) | Clocking scheme for digital signal processor system | |
US5909588A (en) | Processor architecture with divisional signal in instruction decode for parallel storing of variable bit-width results in separate memory locations | |
US6954869B2 (en) | Methods and apparatus for clock domain conversion in digital processing systems | |
US4974157A (en) | Data processing system | |
JPH09237184A (ja) | 命令実行方法および命令実行装置 | |
EP0079370A1 (en) | DIGITAL COMPUTER THAT CAN EXECUTE INSTRUCTIONS IN THREE MULTIPLEXED PARTS OVER TIME. | |
JP2668987B2 (ja) | データ処理装置 | |
US6963961B1 (en) | Increasing DSP efficiency by independent issuance of store address and data | |
JP3043341B2 (ja) | マイクロコンピュータシステム | |
JPS58114250A (ja) | 共有マイクロプロセツサ | |
JPH04255028A (ja) | マイクロプロセッサ | |
JPH1083373A (ja) | プログラマブルコントローラ |