JPH09237184A - 命令実行方法および命令実行装置 - Google Patents
命令実行方法および命令実行装置Info
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- JPH09237184A JPH09237184A JP8042725A JP4272596A JPH09237184A JP H09237184 A JPH09237184 A JP H09237184A JP 8042725 A JP8042725 A JP 8042725A JP 4272596 A JP4272596 A JP 4272596A JP H09237184 A JPH09237184 A JP H09237184A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
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Abstract
(57)【要約】
【課題】 パイプライン処理においてプログミング技術
に依存しない演算処理高速化が困難である。 【解決手段】 高速乗算等、特定演算を行う第２演算部
１１０をパイプライン処理の流れと逆向きに接続する。
第２演算部１１０は従来第１演算部１０６の横に併設さ
れたため、パイプライン処理の早いステージで起動され
ていた。これを後段のステージで起動することができ、
その間、演算対象データの準備等が可能となる。このた
め、データが揃うまで待つサイクルが不要となり、処理
性能が向上する。
に依存しない演算処理高速化が困難である。 【解決手段】 高速乗算等、特定演算を行う第２演算部
１１０をパイプライン処理の流れと逆向きに接続する。
第２演算部１１０は従来第１演算部１０６の横に併設さ
れたため、パイプライン処理の早いステージで起動され
ていた。これを後段のステージで起動することができ、
その間、演算対象データの準備等が可能となる。このた
め、データが揃うまで待つサイクルが不要となり、処理
性能が向上する。
Description
【０００１】
【発明の属する技術分野】この発明は、命令をパイプラ
イン処理によって実行する方法および装置、特に、パイ
プライン処理の主経路の他に、その主経路の一部を迂回
して処理の一部を代行する副経路を有する命令実行方法
および装置に関する。この発明は、一例としてコプロセ
ッサをもつマイクロプロセッサに適用することができ
る。
イン処理によって実行する方法および装置、特に、パイ
プライン処理の主経路の他に、その主経路の一部を迂回
して処理の一部を代行する副経路を有する命令実行方法
および装置に関する。この発明は、一例としてコプロセ
ッサをもつマイクロプロセッサに適用することができ
る。
【０００２】
【従来の技術】ＲＩＳＣ（Reduced Instruction Set Co
mputer）型のシングルチップ・マイクロプロセッサは、
例えば画像処理など、主に特定用途において高い処理性
能、低い消費電力および少ない実装面積を同時に実現す
るデバイスである。最近ではさらに演算性能の強化を図
るために、こうしたマイクロプロセッサの中に専用の演
算回路を設けることも多い。
mputer）型のシングルチップ・マイクロプロセッサは、
例えば画像処理など、主に特定用途において高い処理性
能、低い消費電力および少ない実装面積を同時に実現す
るデバイスである。最近ではさらに演算性能の強化を図
るために、こうしたマイクロプロセッサの中に専用の演
算回路を設けることも多い。
【０００３】日本電気（株）のＶ８５１は、そうしたマ
イクロプロセッサの１つである。ＮＥＣ技報 Ｖｏｌ．
４８ Ｎｏ．３／１９９５の４２〜４７ページの記載に
よれば、Ｖ８５１はパイプライン方式のＲＩＳＣアーキ
テクチャをとり、乗算命令の高速実行のために、通常の
ＡＬＵの他にＭＵＬＵと呼ばれるハードウエア乗算器を
備える。
イクロプロセッサの１つである。ＮＥＣ技報 Ｖｏｌ．
４８ Ｎｏ．３／１９９５の４２〜４７ページの記載に
よれば、Ｖ８５１はパイプライン方式のＲＩＳＣアーキ
テクチャをとり、乗算命令の高速実行のために、通常の
ＡＬＵの他にＭＵＬＵと呼ばれるハードウエア乗算器を
備える。
【０００４】図１はＶ８５１の内部構成を模式的に示し
た概略図である。同図は、前記文献の４５ページの構成
図をもとに作成している。同図のごとくこのマイクロプ
ロセッサは、実行すべき命令を格納する命令メモリ１０
０と、この命令を順次読み出す命令フェッチ部１０１
と、読み出された命令を解読する命令デコード部１０２
と、解読結果から判明する汎用レジスタ番号をもとにア
クセスされる汎用レジスタ群１０３と、汎用レジスタか
ら読み出された１つまたは２つのソースオペランドをバ
ス１１４、１１５を介して受け取り、前記解読結果に従
って一般的な演算（以下「一般演算」という）を行う第
１演算部１０６（ＡＬＵに相当）と、その演算の結果に
従ってデータメモリ１０７から処理に必要なデータを読
み出し、またはデータメモリ１０７に対して処理結果デ
ータを書き込むメモリアクセス部１０８と、データメモ
リ１０７から読み出されたデータ等をバス１１６を介し
て受け取り、汎用レジスタ群１０３の所定のレジスタに
書き戻すレジスタ書込部１０９を有する。
た概略図である。同図は、前記文献の４５ページの構成
図をもとに作成している。同図のごとくこのマイクロプ
ロセッサは、実行すべき命令を格納する命令メモリ１０
０と、この命令を順次読み出す命令フェッチ部１０１
と、読み出された命令を解読する命令デコード部１０２
と、解読結果から判明する汎用レジスタ番号をもとにア
クセスされる汎用レジスタ群１０３と、汎用レジスタか
ら読み出された１つまたは２つのソースオペランドをバ
ス１１４、１１５を介して受け取り、前記解読結果に従
って一般的な演算（以下「一般演算」という）を行う第
１演算部１０６（ＡＬＵに相当）と、その演算の結果に
従ってデータメモリ１０７から処理に必要なデータを読
み出し、またはデータメモリ１０７に対して処理結果デ
ータを書き込むメモリアクセス部１０８と、データメモ
リ１０７から読み出されたデータ等をバス１１６を介し
て受け取り、汎用レジスタ群１０３の所定のレジスタに
書き戻すレジスタ書込部１０９を有する。
【０００５】以上がパイプライン処理の主経路を形成す
る。なお同図中、メモリアクセス部１０８から第１演算
部１０６の入力側に設けられたバス１１２、および第１
演算部１０６の出力側から入力側に設けられたバス１１
３は後述のデータフォワーディング手法を実現するため
のものである。
る。なお同図中、メモリアクセス部１０８から第１演算
部１０６の入力側に設けられたバス１１２、および第１
演算部１０６の出力側から入力側に設けられたバス１１
３は後述のデータフォワーディング手法を実現するため
のものである。
【０００６】一方、この主経路を迂回する経路（以下
「副経路」という）には、第２演算部１１０（ＭＵＬＵ
に相当）が設けられている。第２演算部１１０は、乗算
を専門に行い、乗算命令が解読されたとき、第１演算部
１０６の処理を代行する。主経路、副経路とも、パイプ
ライン処理は同図の上から下へ一貫して流れる。
「副経路」という）には、第２演算部１１０（ＭＵＬＵ
に相当）が設けられている。第２演算部１１０は、乗算
を専門に行い、乗算命令が解読されたとき、第１演算部
１０６の処理を代行する。主経路、副経路とも、パイプ
ライン処理は同図の上から下へ一貫して流れる。
【０００７】パイプライン処理を構成する処理単位は、
ステージと呼ばれる。各ステージはマイクロプロセッサ
の動作クロックを基準とする一定期間で行われる。Ｖ８
５１をはじめ、多くのマイクロプロセッサが命令の実行
を以下の５種類のステージに分割して行う。ただし、以
下のステージ名称は便宜的に付したものである。
ステージと呼ばれる。各ステージはマイクロプロセッサ
の動作クロックを基準とする一定期間で行われる。Ｖ８
５１をはじめ、多くのマイクロプロセッサが命令の実行
を以下の５種類のステージに分割して行う。ただし、以
下のステージ名称は便宜的に付したものである。
【０００８】１．Ｉステージ 命令をフェッチ（読出）するステージで、図１の命令フ
ェッチ部１０１による。
ェッチ部１０１による。
【０００９】２．Ｒステージ 命令解読ステージで、命令デコード部１０２による。こ
のステージでは、汎用レジスタの読出も同時に行われ
る。
のステージでは、汎用レジスタの読出も同時に行われ
る。
【００１０】３．Ａステージ 第１演算部１０６（ＡＬＵ）による一般演算実行ステー
ジで、第１演算部１０６による。命令が乗算の場合は、
第２演算部１１０（ＭＵＬＵ）がこれを代行する。この
ステージでは、つぎのステージで必要となるメモリアド
レスの生成も行う。
ジで、第１演算部１０６による。命令が乗算の場合は、
第２演算部１１０（ＭＵＬＵ）がこれを代行する。この
ステージでは、つぎのステージで必要となるメモリアド
レスの生成も行う。
【００１１】４．Ｍステージ メモリアクセス部１０８により、実際にデータメモリ１
０７がアクセスされる。
０７がアクセスされる。
【００１２】５．Ｗステージ 読み出されたデータがレジスタ書込部１０９によって汎
用レジスタに書き込まれる。
用レジスタに書き込まれる。
【００１３】Ｖ８５１の場合、これらの各ステージは、
通常は１サイクル（１クロック）で完了する。ただし、
ＭＵＬＵによる乗算は２サイクルが必要とされる。
通常は１サイクル（１クロック）で完了する。ただし、
ＭＵＬＵによる乗算は２サイクルが必要とされる。
【００１４】図２は図１の構成をとる一般的なマイクロ
プロセッサによるパイプライン処理の様子を示す図であ
る。ここに挙げた４つの命令ＬＤ、ＬＤ、ＭＵＬ、ＳＴ
は、データメモリ１０７中の２つのデータの積を再度メ
モリに書き戻すものである。同図では、ＳＴのあとにつ
ぎの処理の任意の命令ＸＸがあるとして描いている。同
図では、まず最初の命令、ＬＤ Ｒ１，（Ｒ８）に
より、データメモリ１０７のＲ８番地のデータが汎用レ
ジスタ群１０３中のレジスタＲ１に転送される。同様
に、つづく命令でＲ９番地のデータがレジスタＲ２に転
送される。第３のＭＵＬ命令により、レジスタＲ１とＲ
２のデータが掛け合わされ、この結果がＲ１に格納され
る。最後に、ＳＴ命令により、このＲ１のデータがデー
タメモリ１０７のＲ１０番地に格納される。
プロセッサによるパイプライン処理の様子を示す図であ
る。ここに挙げた４つの命令ＬＤ、ＬＤ、ＭＵＬ、ＳＴ
は、データメモリ１０７中の２つのデータの積を再度メ
モリに書き戻すものである。同図では、ＳＴのあとにつ
ぎの処理の任意の命令ＸＸがあるとして描いている。同
図では、まず最初の命令、ＬＤ Ｒ１，（Ｒ８）に
より、データメモリ１０７のＲ８番地のデータが汎用レ
ジスタ群１０３中のレジスタＲ１に転送される。同様
に、つづく命令でＲ９番地のデータがレジスタＲ２に転
送される。第３のＭＵＬ命令により、レジスタＲ１とＲ
２のデータが掛け合わされ、この結果がＲ１に格納され
る。最後に、ＳＴ命令により、このＲ１のデータがデー
タメモリ１０７のＲ１０番地に格納される。
【００１５】同図では、各命令が５つのステージを経て
実行される様子が描かれている。まず、最初の命令のＭ
ステージでメモリのＲ８番地からデータが読み出され、
ＷステージでこれがレジスタＲ１に書き込まれる。つづ
く命令でも同様に、ＭステージでメモリのＲ９番地から
データが読み出され、ＷステージでレジスタＲ２に書き
込まれる。
実行される様子が描かれている。まず、最初の命令のＭ
ステージでメモリのＲ８番地からデータが読み出され、
ＷステージでこれがレジスタＲ１に書き込まれる。つづ
く命令でも同様に、ＭステージでメモリのＲ９番地から
データが読み出され、ＷステージでレジスタＲ２に書き
込まれる。
【００１６】第３の命令ＭＵＬの実行はＡステージで行
われる。従って、このステージの開始までにＲ１とＲ２
の値が確定していなければならない。レジスタＲ２の値
が確定するのは、第２の命令（ＬＤ命令）のＷステージ
であるが、ここで図１のバス１１２を利用し、この値を
Ｍステージ、すなわち１つ前のステージから取り出し、
これをＭＵＬ命令のＡステージに矢印ａのごとく転送し
ている。これがデータフォワーディング手法である。こ
の例では、ＭＵＬ命令のＡステージの開始を１サイクル
早める効果をもつ（なお、本発明にはバス１１３による
フォワーディングは関係しない）。
われる。従って、このステージの開始までにＲ１とＲ２
の値が確定していなければならない。レジスタＲ２の値
が確定するのは、第２の命令（ＬＤ命令）のＷステージ
であるが、ここで図１のバス１１２を利用し、この値を
Ｍステージ、すなわち１つ前のステージから取り出し、
これをＭＵＬ命令のＡステージに矢印ａのごとく転送し
ている。これがデータフォワーディング手法である。こ
の例では、ＭＵＬ命令のＡステージの開始を１サイクル
早める効果をもつ（なお、本発明にはバス１１３による
フォワーディングは関係しない）。
【００１７】ＭＵＬＵによる乗算はＭＵＬ命令のＡステ
ージの開始と同時に開始され、２サイクル後のＭステー
ジの終了までに完了する。最後のＳＴ命令では、再びデ
ータフォワーディング（矢印ｂ）が利用される。すなわ
ち、ＳＴ命令のＡステージの開始側にＭステージの終了
側から乗算結果データが与えられている。この後、ＳＴ
命令のＭステージでメモリのＲ１０番地に対する乗算結
果データの格納が行われる。
ージの開始と同時に開始され、２サイクル後のＭステー
ジの終了までに完了する。最後のＳＴ命令では、再びデ
ータフォワーディング（矢印ｂ）が利用される。すなわ
ち、ＳＴ命令のＡステージの開始側にＭステージの終了
側から乗算結果データが与えられている。この後、ＳＴ
命令のＭステージでメモリのＲ１０番地に対する乗算結
果データの格納が行われる。
【００１８】同図では、ＭＵＬ命令のＡステージが直前
のＬＤ命令のＭステージの完了後に開始されるため、
（Ｒ）で示す待ちステージが入る。この待ちステージの
ために、つづくＳＴ命令がＲステージに進むことができ
ず、ＳＴ命令では（Ｉ）で示す待ちステージが入る。さ
らに、ＳＴ命令のＡステージはＭＵＬ命令のＭステージ
の完了を待つ必要があるため、ここで再び（Ｒ）で示す
待ちステージが入る。これはＸＸ命令の待ちステージ
（Ｉ）を生む。ここで仮に、１回の乗算処理の期間を、
最初のＬＤ命令のＷステージの始めからＸＸ命令のＷス
テージの始めまでと定義すれば、このマイクロプロセッ
サでは、この処理に６サイクルを要することがわかる。
なお、処理期間の定義には一定の自由度があるが、ＸＸ
命令以降についても同様に処理期間を定義する場合、こ
の定義方法は一般性をもつ。ＸＸ命令が先頭となる処理
期間も、ＸＸ命令のＷステージを起点に計数できるため
である。
のＬＤ命令のＭステージの完了後に開始されるため、
（Ｒ）で示す待ちステージが入る。この待ちステージの
ために、つづくＳＴ命令がＲステージに進むことができ
ず、ＳＴ命令では（Ｉ）で示す待ちステージが入る。さ
らに、ＳＴ命令のＡステージはＭＵＬ命令のＭステージ
の完了を待つ必要があるため、ここで再び（Ｒ）で示す
待ちステージが入る。これはＸＸ命令の待ちステージ
（Ｉ）を生む。ここで仮に、１回の乗算処理の期間を、
最初のＬＤ命令のＷステージの始めからＸＸ命令のＷス
テージの始めまでと定義すれば、このマイクロプロセッ
サでは、この処理に６サイクルを要することがわかる。
なお、処理期間の定義には一定の自由度があるが、ＸＸ
命令以降についても同様に処理期間を定義する場合、こ
の定義方法は一般性をもつ。ＸＸ命令が先頭となる処理
期間も、ＸＸ命令のＷステージを起点に計数できるため
である。
【００１９】
【発明が解決しようとする課題】メモリ中の２つのデー
タの積を再びメモリに書き戻す処理は、例えば画像処理
等信号処理全般で頻繁に行われる。ＲＩＳＣマイクロプ
ロセッサの主目的のひとつは、ある程度特化された用途
で最高の性能を発揮することにある。図２を巨視的に見
れば、４つの命令に６サイクルかかっている。このう
ち、乗算自体に２クロックかかることに起因する待ちス
テージが１サイクルであるから、乗算自体の速度を維持
したままでも、理論上はこの６サイクルを５サイクルに
できるはずである。
タの積を再びメモリに書き戻す処理は、例えば画像処理
等信号処理全般で頻繁に行われる。ＲＩＳＣマイクロプ
ロセッサの主目的のひとつは、ある程度特化された用途
で最高の性能を発揮することにある。図２を巨視的に見
れば、４つの命令に６サイクルかかっている。このう
ち、乗算自体に２クロックかかることに起因する待ちス
テージが１サイクルであるから、乗算自体の速度を維持
したままでも、理論上はこの６サイクルを５サイクルに
できるはずである。
【００２０】１サイクル余分に必要な理由は、ＭＵＬ命
令のＡステージが直前のＬＤ命令のＭステージの完了を
待たねばならない点にある。この問題を解消するため
に、従来、２つ以上の乗算を１個所にまとめて処理する
プログラミング手法がある。例えば、図２の処理に加え
て、メモリのＲ１０番地とＲ１１番地の積をメモリに書
き戻す処理が必要なとき、以下のように、まずＬＤばか
りを先にコーディングする。
令のＡステージが直前のＬＤ命令のＭステージの完了を
待たねばならない点にある。この問題を解消するため
に、従来、２つ以上の乗算を１個所にまとめて処理する
プログラミング手法がある。例えば、図２の処理に加え
て、メモリのＲ１０番地とＲ１１番地の積をメモリに書
き戻す処理が必要なとき、以下のように、まずＬＤばか
りを先にコーディングする。
【００２１】 ＬＤ Ｒ１，（Ｒ８） ＬＤ Ｒ２，（Ｒ９） ＬＤ Ｒ３，（Ｒ１０） ＬＤ Ｒ４，（Ｒ１１） ＭＵＬ Ｒ１，Ｒ２ ＭＵＬ Ｒ３，Ｒ４ ３番目と４番目のＬＤ命令を実行しているうちに、最初
のＭＵＬ命令の待ちステージが不要となり、このＭＵＬ
命令を実行しているうちに、つづくＭＵＬ命令の待ちス
テージも不要となる。この結果、処理全体を高速化する
ことができる。しかしながら、この方法はプログラミン
グに依存するものであり、また、図２のように１回の乗
算を行う場合には使えない。実際の画像処理などでは、
プログラミングで改善できる個所に限りがあり、またそ
のためのプログラミングも困難であり、現実にはさした
る効果を期待することができない。
のＭＵＬ命令の待ちステージが不要となり、このＭＵＬ
命令を実行しているうちに、つづくＭＵＬ命令の待ちス
テージも不要となる。この結果、処理全体を高速化する
ことができる。しかしながら、この方法はプログラミン
グに依存するものであり、また、図２のように１回の乗
算を行う場合には使えない。実際の画像処理などでは、
プログラミングで改善できる個所に限りがあり、またそ
のためのプログラミングも困難であり、現実にはさした
る効果を期待することができない。
【００２２】［本発明の目的］本発明はこうした課題に
鑑みてなされたものであり、その目的は、ハードウエア
構成を変更することによって待ちステージを削減する命
令実行方法および装置を提供することにある。本発明
は、プログラミングによる改善を必要としない方法およ
び装置を提供するもので、処理内容によらず、恒常的な
性能改善が可能になる。
鑑みてなされたものであり、その目的は、ハードウエア
構成を変更することによって待ちステージを削減する命
令実行方法および装置を提供することにある。本発明
は、プログラミングによる改善を必要としない方法およ
び装置を提供するもので、処理内容によらず、恒常的な
性能改善が可能になる。
【００２３】
（１）本発明の命令実行方法は、命令をパイプライン処
理によって実行するものであり、パイプライン処理の主
経路の他に、その主経路の一部を迂回して処理の一部を
代行する副経路を設け、この副経路における処理の流れ
を主経路における処理の流れとは逆方向に設定し、主経
路から副経路への処理の委託を、副経路から主経路への
処理結果の引渡よりもパイプラインの後段で行う。
理によって実行するものであり、パイプライン処理の主
経路の他に、その主経路の一部を迂回して処理の一部を
代行する副経路を設け、この副経路における処理の流れ
を主経路における処理の流れとは逆方向に設定し、主経
路から副経路への処理の委託を、副経路から主経路への
処理結果の引渡よりもパイプラインの後段で行う。
【００２４】「主経路」とは、パイプライン処理の基本
的な流れに対応する各処理部の連携によって形成される
経路をいう。従来の命令実行方法では、主経路から副経
路へ分岐するとき処理の流れは同一方向であり、副経路
における処理結果が、いわば主経路の下流で合流する形
態をとる。本発明では、副経路における処理を逆方向と
し、主経路から副経路への処理の委託のほうが、副経路
から主経路への処理結果の引渡よりもパイプラインの後
段で行われる。この結果、副経路における処理の起動を
遅らせることができ、主経路のパイプライン処理をその
分だけ先に進めることができる。
的な流れに対応する各処理部の連携によって形成される
経路をいう。従来の命令実行方法では、主経路から副経
路へ分岐するとき処理の流れは同一方向であり、副経路
における処理結果が、いわば主経路の下流で合流する形
態をとる。本発明では、副経路における処理を逆方向と
し、主経路から副経路への処理の委託のほうが、副経路
から主経路への処理結果の引渡よりもパイプラインの後
段で行われる。この結果、副経路における処理の起動を
遅らせることができ、主経路のパイプライン処理をその
分だけ先に進めることができる。
【００２５】（２）一方、本発明の命令実行装置は、命
令を複数のステージに分割してパイプライン処理により
実行する装置であり、それぞれが前記ステージの処理を
担当してパイプライン処理の主経路を形成する各ステー
ジ処理手段と、その主経路の一部を迂回する副経路上に
設けられ、主経路における処理の流れとは逆方向の流れ
で所定の演算を行う演算手段とを含む。
令を複数のステージに分割してパイプライン処理により
実行する装置であり、それぞれが前記ステージの処理を
担当してパイプライン処理の主経路を形成する各ステー
ジ処理手段と、その主経路の一部を迂回する副経路上に
設けられ、主経路における処理の流れとは逆方向の流れ
で所定の演算を行う演算手段とを含む。
【００２６】ここで「演算」は、数値演算に限らず、各
種制御機能の単位処理全般を指す。「演算手段」の一例
に、固有の演算を実行するコプロセッサがある。主経路
上に一般演算手段があってもよいが、それはここでいう
「演算手段」と別のものである。
種制御機能の単位処理全般を指す。「演算手段」の一例
に、固有の演算を実行するコプロセッサがある。主経路
上に一般演算手段があってもよいが、それはここでいう
「演算手段」と別のものである。
【００２７】この態様によれば、主経路上の各ステージ
処理手段が命令をパイプライン処理によって実行する。
その一方、前記演算手段が、副経路上で主経路における
処理の流れとは逆方向の流れで所定の演算を行う。
処理手段が命令をパイプライン処理によって実行する。
その一方、前記演算手段が、副経路上で主経路における
処理の流れとは逆方向の流れで所定の演算を行う。
【００２８】（３）本発明の命令実行装置の別の態様
は、命令をパイプライン処理によって実行するプロセッ
サと、そのプロセッサによる処理のうち所定の演算を代
行するコプロセッサを含み、前記コプロセッサによる処
理の流れが前記プロセッサによる処理の流れと逆方向に
なるよう前記コプロセッサが前記プロセッサに逆方向接
続される。
は、命令をパイプライン処理によって実行するプロセッ
サと、そのプロセッサによる処理のうち所定の演算を代
行するコプロセッサを含み、前記コプロセッサによる処
理の流れが前記プロセッサによる処理の流れと逆方向に
なるよう前記コプロセッサが前記プロセッサに逆方向接
続される。
【００２９】この態様によれば、プロセッサからコプロ
セッサへの演算の委託、すなわち演算内容と演算の対象
となるデータの受渡が、コプロセッサで行われた演算結
果の取出よりも、パイプライン上、後段で行われる。こ
の結果、コプロセッサにおける処理の起動を遅らせるこ
とができ、プロセッサによるパイプライン処理をその分
だけ先に進めることができる。また、コプロセッサの演
算結果は、その結果を必要とする個所に直接引き渡すこ
とができる。
セッサへの演算の委託、すなわち演算内容と演算の対象
となるデータの受渡が、コプロセッサで行われた演算結
果の取出よりも、パイプライン上、後段で行われる。こ
の結果、コプロセッサにおける処理の起動を遅らせるこ
とができ、プロセッサによるパイプライン処理をその分
だけ先に進めることができる。また、コプロセッサの演
算結果は、その結果を必要とする個所に直接引き渡すこ
とができる。
【００３０】（４）このとき、本発明のある態様では、
前記プロセッサによるパイプライン処理はそのステージ
の１つとしてメモリアクセスステージを含み、前記プロ
セッサはそのメモリアクセスステージを主導的に制御す
るメモリアクセス手段を含み、前記コプロセッサのデー
タ入力部が前記メモリアクセス手段のデータ出力部に、
前記コプロセッサのデータ出力部が前記メモリアクセス
手段のデータ入力部に、それぞれ接続される。
前記プロセッサによるパイプライン処理はそのステージ
の１つとしてメモリアクセスステージを含み、前記プロ
セッサはそのメモリアクセスステージを主導的に制御す
るメモリアクセス手段を含み、前記コプロセッサのデー
タ入力部が前記メモリアクセス手段のデータ出力部に、
前記コプロセッサのデータ出力部が前記メモリアクセス
手段のデータ入力部に、それぞれ接続される。
【００３１】この態様によれば、メモリアクセス手段に
よるメモリアクセスの結果を受けてコプロセッサの演算
を起動することができる。一方、コプロセッサによる演
算の結果は、そのままメモリアクセス手段で利用するこ
とができる。
よるメモリアクセスの結果を受けてコプロセッサの演算
を起動することができる。一方、コプロセッサによる演
算の結果は、そのままメモリアクセス手段で利用するこ
とができる。
【００３２】（５）本発明の別の態様では、前記プロセ
ッサは、命令のパイプライン処理をステージ別に担当す
る命令フェッチ手段、命令デコード手段、一般演算手
段、メモリアクセス手段、レジスタ書込手段を有し、前
記コプロセッサのデータ入力部が前記メモリアクセス手
段のデータ出力部に、前記コプロセッサのデータ出力部
が前記メモリアクセス手段のデータ入力部に、それぞれ
専用のバスで接続される。
ッサは、命令のパイプライン処理をステージ別に担当す
る命令フェッチ手段、命令デコード手段、一般演算手
段、メモリアクセス手段、レジスタ書込手段を有し、前
記コプロセッサのデータ入力部が前記メモリアクセス手
段のデータ出力部に、前記コプロセッサのデータ出力部
が前記メモリアクセス手段のデータ入力部に、それぞれ
専用のバスで接続される。
【００３３】この態様によれば、メモリアクセス手段に
よるメモリアクセスの結果を受けてコプロセッサの演算
を起動することができるため、プロセッサは、一般演算
手段による処理ステージ（図２ではＡステージ）でコプ
ロセッサを起動する必要がない。従ってプロセッサは、
コプロセッサを次の処理ステージ（図２ではＭステー
ジ）で起動することができる。また、コプロセッサとメ
モリアクセス手段を専用のバスで接続したため、この間
のデータ転送が他の処理状況によって妨害されることは
なく、かつ、他の処理状況を妨害することもない。
よるメモリアクセスの結果を受けてコプロセッサの演算
を起動することができるため、プロセッサは、一般演算
手段による処理ステージ（図２ではＡステージ）でコプ
ロセッサを起動する必要がない。従ってプロセッサは、
コプロセッサを次の処理ステージ（図２ではＭステー
ジ）で起動することができる。また、コプロセッサとメ
モリアクセス手段を専用のバスで接続したため、この間
のデータ転送が他の処理状況によって妨害されることは
なく、かつ、他の処理状況を妨害することもない。
【００３４】（６）（５）のとき本発明のある態様で
は、前記コプロセッサに対するデータ入力は、前記メモ
リアクセス手段による処理ステージの完了後に行われ、
前記コプロセッサからのデータ取出は、前記一般演算手
段による処理ステージの完了後に行われる。
は、前記コプロセッサに対するデータ入力は、前記メモ
リアクセス手段による処理ステージの完了後に行われ、
前記コプロセッサからのデータ取出は、前記一般演算手
段による処理ステージの完了後に行われる。
【００３５】（５）の場合、コプロセッサのデータ入力
部とメモリアクセス手段のデータ出力部がパイプライン
処理上同一個所に存在するため、コプロセッサに対する
データの入力は、メモリアクセスステージの完了以降、
開始される。同様に、コプロセッサのデータ出力部とメ
モリアクセス手段のデータ入力部がパイプライン処理上
同一個所に存在するため、コプロセッサからのデータの
取出は、メモリアクセスステージの開始と対応する時期
に開始される。これは、その直前の処理ステージであ
る、前記一般演算手段による処理ステージの完了後に開
始されるといってもよい。
部とメモリアクセス手段のデータ出力部がパイプライン
処理上同一個所に存在するため、コプロセッサに対する
データの入力は、メモリアクセスステージの完了以降、
開始される。同様に、コプロセッサのデータ出力部とメ
モリアクセス手段のデータ入力部がパイプライン処理上
同一個所に存在するため、コプロセッサからのデータの
取出は、メモリアクセスステージの開始と対応する時期
に開始される。これは、その直前の処理ステージであ
る、前記一般演算手段による処理ステージの完了後に開
始されるといってもよい。
【００３６】（７）（４）〜（６）のとき、本発明のあ
る態様では、前記コプロセッサによる前記所定の演算
は、メモリアクセス手段による処理ステージ中に起動さ
れる。
る態様では、前記コプロセッサによる前記所定の演算
は、メモリアクセス手段による処理ステージ中に起動さ
れる。
【００３７】
【発明の実施の形態】ここで本発明の命令実行装置の好
適な実施形態を適宜図面を参照しながら説明する。この
装置の説明により、本発明に係る命令実行方法も明らか
となる。本実施形態では、命令実行装置としてパイプラ
イン方式のマイクロプロセッサを考える。Ｖ８５１のＭ
ＵＬＵに当たる部分はコプロセッサによって実現する。
適な実施形態を適宜図面を参照しながら説明する。この
装置の説明により、本発明に係る命令実行方法も明らか
となる。本実施形態では、命令実行装置としてパイプラ
イン方式のマイクロプロセッサを考える。Ｖ８５１のＭ
ＵＬＵに当たる部分はコプロセッサによって実現する。
【００３８】［構成］図３は実施形態に係る命令実行装
置の内部構成を、処理ステージとの関係を中心に模式的
に示した図である。同図において図１と同一または同等
の構成には同一の符号を与え、適宜説明を省略する。
置の内部構成を、処理ステージとの関係を中心に模式的
に示した図である。同図において図１と同一または同等
の構成には同一の符号を与え、適宜説明を省略する。
【００３９】図３において、命令フェッチ部１００から
レジスタ書込部１０９に至る縦の経路はプロセッサ側の
構成とする。これが主経路である。一方、コプロセッサ
である第２演算部１１０は、主経路の一部を迂回する副
経路上、ＷステージからＡステージに向かう方向に接続
される。本装置では、ＡＬＵである第１演算部１０６の
下に、バス１１７を介して、メモリアクセス部１０８の
みならず第２演算部１１０が接続されている。この構成
と図１の構成の本質的な相違は、第２演算部１１０の接
続方向にある。すなわち第２演算部１１０はパイプライ
ン処理の流れと逆方向に接続され、第２演算部１１０の
データ入力側がメモリアクセス部１０８のデータ出力
側、第２演算部１１０のデータ出力側がメモリアクセス
部１０８のデータ入力側にそれぞれ接続されている。こ
の接続は専用バスで行う。
レジスタ書込部１０９に至る縦の経路はプロセッサ側の
構成とする。これが主経路である。一方、コプロセッサ
である第２演算部１１０は、主経路の一部を迂回する副
経路上、ＷステージからＡステージに向かう方向に接続
される。本装置では、ＡＬＵである第１演算部１０６の
下に、バス１１７を介して、メモリアクセス部１０８の
みならず第２演算部１１０が接続されている。この構成
と図１の構成の本質的な相違は、第２演算部１１０の接
続方向にある。すなわち第２演算部１１０はパイプライ
ン処理の流れと逆方向に接続され、第２演算部１１０の
データ入力側がメモリアクセス部１０８のデータ出力
側、第２演算部１１０のデータ出力側がメモリアクセス
部１０８のデータ入力側にそれぞれ接続されている。こ
の接続は専用バスで行う。
【００４０】この構成により、本装置ではＡステージの
終了後に第２演算部１１０の演算を起動することができ
る。図１の構成では、演算の起動がＡステージの開始と
同時でなければならなかったため、両構成は著しい対照
をなす。
終了後に第２演算部１１０の演算を起動することができ
る。図１の構成では、演算の起動がＡステージの開始と
同時でなければならなかったため、両構成は著しい対照
をなす。
【００４１】図４は本実施形態に係る装置の詳細な構成
図である。同図で、コプロセッサ５０が第２演算部１１
０に相当する。
図である。同図で、コプロセッサ５０が第２演算部１１
０に相当する。
【００４２】プロセッサ４０内にはまず、命令メモリ１
００から命令メモリバス２を介して命令をフェッチする
命令フェッチ部１０１、命令フェッチ部１０１から命令
語を受け取り、これを解読する命令デコード部１０２が
ある。これらがＩステージと、Ｒステージの前半に対応
する。
００から命令メモリバス２を介して命令をフェッチする
命令フェッチ部１０１、命令フェッチ部１０１から命令
語を受け取り、これを解読する命令デコード部１０２が
ある。これらがＩステージと、Ｒステージの前半に対応
する。
【００４３】命令デコード部１０２では、命令の種類に
従って命令語のデコードを行ない、処理すべき演算の機
能を示す機能コード６ａ、命令語内に埋め込まれた定数
オペランドである即値オペランド６ｂ、２個のソースレ
ジスタ番号６ｃ、６ｄ、１個のディスティネーションレ
ジスタ番号６ｅなどを抽出する。
従って命令語のデコードを行ない、処理すべき演算の機
能を示す機能コード６ａ、命令語内に埋め込まれた定数
オペランドである即値オペランド６ｂ、２個のソースレ
ジスタ番号６ｃ、６ｄ、１個のディスティネーションレ
ジスタ番号６ｅなどを抽出する。
【００４４】ソースレジスタ番号６ｃ、６ｄは汎用レジ
スタ群１０３に送られる。本実施形態では、汎用レジス
タ群１０３の各レジスタがＲ０、Ｒ１…と呼ばれるもの
とする。汎用レジスタ群１０３からは、ソースレジスタ
番号６ｃ、６ｄに対応するレジスタの内容が取り出さ
れ、これらがソースオペランド８ａ、８ｂとして第１演
算部１０６に送られる。このためのバスが図３のバス１
１４、１１５に相当する。これがＲステージの後半であ
る。第１演算部１０６はＡステージの処理を担当する。
スタ群１０３に送られる。本実施形態では、汎用レジス
タ群１０３の各レジスタがＲ０、Ｒ１…と呼ばれるもの
とする。汎用レジスタ群１０３からは、ソースレジスタ
番号６ｃ、６ｄに対応するレジスタの内容が取り出さ
れ、これらがソースオペランド８ａ、８ｂとして第１演
算部１０６に送られる。このためのバスが図３のバス１
１４、１１５に相当する。これがＲステージの後半であ
る。第１演算部１０６はＡステージの処理を担当する。
【００４５】一方、機能コード６ａはパイプライン制御
部９に送られる。パイプライン制御部９は、同図に示す
ように、装置全体の状態を監視し、ステージ進行を制御
し、個々の命令の発行時期を決定する。ここで命令の発
行とは、処理をＲステージからＡステージへ進めること
をいい、一般には、ハードウエア資源の状態を変えうる
ステージへの進行をいう。
部９に送られる。パイプライン制御部９は、同図に示す
ように、装置全体の状態を監視し、ステージ進行を制御
し、個々の命令の発行時期を決定する。ここで命令の発
行とは、処理をＲステージからＡステージへ進めること
をいい、一般には、ハードウエア資源の状態を変えうる
ステージへの進行をいう。
【００４６】命令が発行可能な時期にきたとき、機能コ
ード６ａは第１演算部１０６に送られる。第１演算部１
０６では、ソースオペランド８ａ、８ｂ、および即値オ
ペランド６ｂのうち必要な値を用い、パイプライン制御
部９から与えられる機能コード１０ａに従って演算を行
なう。第１演算部１０６で実行される演算の意味は命令
の種類毎に異なる。
ード６ａは第１演算部１０６に送られる。第１演算部１
０６では、ソースオペランド８ａ、８ｂ、および即値オ
ペランド６ｂのうち必要な値を用い、パイプライン制御
部９から与えられる機能コード１０ａに従って演算を行
なう。第１演算部１０６で実行される演算の意味は命令
の種類毎に異なる。
【００４７】例えば、命令が演算命令のときは、命令に
示された演算が第１演算部１０６内で実行される。演算
結果は演算結果保持部１３に蓄えられる。演算結果１６
はレジスタ書込部１０９を介して汎用レジスタ群１０３
に送られる。このとき書込先のレジスタ番号として、命
令のディスティネーションレジスタ番号６ｅがパイプラ
イン制御部９によって適切なタイミングで送り出され
る。レジスタ書込部１０９は、パイプライン制御部９か
ら得られたディスティネーションレジスタ番号１０ｂを
用いて汎用レジスタへの書込操作を行なう。これがＷス
テージに当たる。この場合、ＭステージはＮＯＰ、すな
わち何もしない。
示された演算が第１演算部１０６内で実行される。演算
結果は演算結果保持部１３に蓄えられる。演算結果１６
はレジスタ書込部１０９を介して汎用レジスタ群１０３
に送られる。このとき書込先のレジスタ番号として、命
令のディスティネーションレジスタ番号６ｅがパイプラ
イン制御部９によって適切なタイミングで送り出され
る。レジスタ書込部１０９は、パイプライン制御部９か
ら得られたディスティネーションレジスタ番号１０ｂを
用いて汎用レジスタへの書込操作を行なう。これがＷス
テージに当たる。この場合、ＭステージはＮＯＰ、すな
わち何もしない。
【００４８】一方、実行中の命令がメモリアクセス命令
であれば、アクセスすべきメモリアドレスの計算が第１
演算部１０６で実行される。得られたメモリアドレス１
２はメモリアクセス部１０８に渡される。このためのバ
スは、図３のバス１１７の一部に相当する。メモリアク
セス部１０８は、データメモリバス１９を介してデータ
メモリ１８のリードライトを行う。これがＭステージに
相当する。メモリへの書込命令の実行は、メモリアクセ
ス部１０８における実行によって完了する。この場合は
ＷステージがＮＯＰである。メモリからの読出命令の実
行は、リードされたデータ１７がレジスタ書込部１０９
を介して汎用レジスタに書き込まれたとき、すなわちＷ
ステージの完了ともに完了する。
であれば、アクセスすべきメモリアドレスの計算が第１
演算部１０６で実行される。得られたメモリアドレス１
２はメモリアクセス部１０８に渡される。このためのバ
スは、図３のバス１１７の一部に相当する。メモリアク
セス部１０８は、データメモリバス１９を介してデータ
メモリ１８のリードライトを行う。これがＭステージに
相当する。メモリへの書込命令の実行は、メモリアクセ
ス部１０８における実行によって完了する。この場合は
ＷステージがＮＯＰである。メモリからの読出命令の実
行は、リードされたデータ１７がレジスタ書込部１０９
を介して汎用レジスタに書き込まれたとき、すなわちＷ
ステージの完了ともに完了する。
【００４９】プロセッサ４０はさらに、外部割込信号２
８を入力する割込信号入力部２７を持つ。割込信号が入
力されたとき、これがパイプライン制御部９に通知され
る。
８を入力する割込信号入力部２７を持つ。割込信号が入
力されたとき、これがパイプライン制御部９に通知され
る。
【００５０】一方、コプロセッサ５０は、以下のバスに
よってプロセッサ４０とデータのやりとりを行う。すな
わち、プロセッサ４０における演算結果１６とデータメ
モリ１０７からリードされたデータ１７を含むコプロセ
ッサ入力バス２０（図３のバス１１６の一部に相当）
と、コプロセッサ５０に対するデータ等の入力を制御す
る信号を含むコプロセッサ入力制御バス２１と、コプロ
セッサ５０からのデータの出力を制御する信号を含むコ
プロセッサ出力制御バス２３と、コプロセッサから出力
された演算結果データおよび状態信号を含むコプロセッ
サ出力バス２４（図３のバス１１７の一部に相当）であ
る。
よってプロセッサ４０とデータのやりとりを行う。すな
わち、プロセッサ４０における演算結果１６とデータメ
モリ１０７からリードされたデータ１７を含むコプロセ
ッサ入力バス２０（図３のバス１１６の一部に相当）
と、コプロセッサ５０に対するデータ等の入力を制御す
る信号を含むコプロセッサ入力制御バス２１と、コプロ
セッサ５０からのデータの出力を制御する信号を含むコ
プロセッサ出力制御バス２３と、コプロセッサから出力
された演算結果データおよび状態信号を含むコプロセッ
サ出力バス２４（図３のバス１１７の一部に相当）であ
る。
【００５１】コプロセッサ入力バス２０とコプロセッサ
入力制御バス２１は、コプロセッサ入力制御部３０で参
照される。コプロセッサ入力制御部３０は、コプロセッ
サ５０のいずれのレジスタにデータを入力すべきかを決
定するとともに、コプロセッサ５０に対してデータが入
力過多になることを回避する。
入力制御バス２１は、コプロセッサ入力制御部３０で参
照される。コプロセッサ入力制御部３０は、コプロセッ
サ５０のいずれのレジスタにデータを入力すべきかを決
定するとともに、コプロセッサ５０に対してデータが入
力過多になることを回避する。
【００５２】コプロセッサ演算部３１は、コプロセッサ
入力制御部３０がデータの入力を受け付けたとき、実際
に演算を行う。演算結果はコプロセッサ出力制御部３２
に与えられ、出力レジスタに格納される。コプロセッサ
出力制御部３２は、コプロセッサ出力制御バス２３を参
照し、データを出力すべきレジスタの決定と、そのレジ
スタからのデータ出力を制御する。出力されたデータは
コプロセッサ出力バス２４を介してプロセッサ４０に与
えられる。コプロセッサ出力制御部３２はさらに、演算
実行の状況と、コプロセッサ入力制御部３０において判
断されたデータ入力過多の状態をコプロセッサ出力バス
２４に出力し、プロセッサ４０のパイプライン制御部９
に対して、ステージの進行停止等に必要な情報を提供す
る。
入力制御部３０がデータの入力を受け付けたとき、実際
に演算を行う。演算結果はコプロセッサ出力制御部３２
に与えられ、出力レジスタに格納される。コプロセッサ
出力制御部３２は、コプロセッサ出力制御バス２３を参
照し、データを出力すべきレジスタの決定と、そのレジ
スタからのデータ出力を制御する。出力されたデータは
コプロセッサ出力バス２４を介してプロセッサ４０に与
えられる。コプロセッサ出力制御部３２はさらに、演算
実行の状況と、コプロセッサ入力制御部３０において判
断されたデータ入力過多の状態をコプロセッサ出力バス
２４に出力し、プロセッサ４０のパイプライン制御部９
に対して、ステージの進行停止等に必要な情報を提供す
る。
【００５３】図５は、コプロセッサ５０の内部構成を示
す図である。同図のうち、実際に演算を行うのは、コプ
ロセッサ演算部３１のなかの固有演算部２１３であり、
演算の実行は演算制御部２０９で制御される。固有演算
部２１３では、通常の乗算、除算の他、例えば浮動小数
点演算など、コプロセッサに固有の演算（主に２項演
算）を行う。固有演算部２１３に演算対象データを供給
するのは、固有演算部２１３に併設された２つの入力レ
ジスタＳＲ０、１であり、演算結果を格納するのはコプ
ロセッサ出力制御部３２のなかの出力レジスタＳＲ２で
ある。ＳＲ２は演算結果をコプロセッサ出力バス２４に
出力する。ここでは出力レジスタが１個のものとして描
いているが、これは複数でもよく、その場合は出力レジ
スタデコーダ２１４が、データをバスに出力すべきレジ
スタを選択する。
す図である。同図のうち、実際に演算を行うのは、コプ
ロセッサ演算部３１のなかの固有演算部２１３であり、
演算の実行は演算制御部２０９で制御される。固有演算
部２１３では、通常の乗算、除算の他、例えば浮動小数
点演算など、コプロセッサに固有の演算（主に２項演
算）を行う。固有演算部２１３に演算対象データを供給
するのは、固有演算部２１３に併設された２つの入力レ
ジスタＳＲ０、１であり、演算結果を格納するのはコプ
ロセッサ出力制御部３２のなかの出力レジスタＳＲ２で
ある。ＳＲ２は演算結果をコプロセッサ出力バス２４に
出力する。ここでは出力レジスタが１個のものとして描
いているが、これは複数でもよく、その場合は出力レジ
スタデコーダ２１４が、データをバスに出力すべきレジ
スタを選択する。
【００５４】本実施形態では、入力レジスタＳＲ０、１
の前段に、それぞれＦＩＦＯａ２０２、ＦＩＦＯｂ２０
３が設けられている。これらは、直接コプロセッサ入力
バス２０に接続されており、プロセッサ４０から与えら
れたデータを格納することができる。プロセッサ４０が
コプロセッサに演算の実行を指示したとき、入力レジス
タデコーダ２１０によって、ＳＲ０、１のいずれの入力
レジスタに対するデータ入力を行うべきであるかが判定
される。この判定は、入力レジスタデコーダ２１０がコ
プロセッサ入力制御バス２１に乗せられたコプロセッサ
レジスタ番号を見て行う。データを入力すべきＦＩＦＯ
に対しては、入力レジスタデコーダ２１０から書込指示
信号ＷａまたはＷｂが出力され、そのときコプロセッサ
入力バス２０に乗せられていたデータが、ＦＩＦＯａ２
０２またはＦＩＦＯｂ２０３に書き込まれる。固有演算
部２１３は、実行中の演算が終了するたびに、ＦＩＦＯ
ａ２０２、ｂ２０３からデータを取り出し、新たな２項
演算を開始する。
の前段に、それぞれＦＩＦＯａ２０２、ＦＩＦＯｂ２０
３が設けられている。これらは、直接コプロセッサ入力
バス２０に接続されており、プロセッサ４０から与えら
れたデータを格納することができる。プロセッサ４０が
コプロセッサに演算の実行を指示したとき、入力レジス
タデコーダ２１０によって、ＳＲ０、１のいずれの入力
レジスタに対するデータ入力を行うべきであるかが判定
される。この判定は、入力レジスタデコーダ２１０がコ
プロセッサ入力制御バス２１に乗せられたコプロセッサ
レジスタ番号を見て行う。データを入力すべきＦＩＦＯ
に対しては、入力レジスタデコーダ２１０から書込指示
信号ＷａまたはＷｂが出力され、そのときコプロセッサ
入力バス２０に乗せられていたデータが、ＦＩＦＯａ２
０２またはＦＩＦＯｂ２０３に書き込まれる。固有演算
部２１３は、実行中の演算が終了するたびに、ＦＩＦＯ
ａ２０２、ｂ２０３からデータを取り出し、新たな２項
演算を開始する。
【００５５】コプロセッサ５０内において、ＦＩＦＯ、
入力レジスタＳＲ０、１、固有演算部、出力レジスタＳ
Ｒ２の経路は全体としてＦＩＦＯ構造となり、パイプラ
インを構成する。このパイプラインにおける処理は、プ
ロセッサ４０側のパイプラインの各ステージと一定の同
期関係を持つ。
入力レジスタＳＲ０、１、固有演算部、出力レジスタＳ
Ｒ２の経路は全体としてＦＩＦＯ構造となり、パイプラ
インを構成する。このパイプラインにおける処理は、プ
ロセッサ４０側のパイプラインの各ステージと一定の同
期関係を持つ。
【００５６】図５において、計数回路ａ２０４、ｂ２０
５は、それぞれ前記書込指示信号Ｗａ、Ｗｂが出力され
たとき計数値をインクリメントするカウンタである。こ
れらの計数回路は、出力レジスタデコーダ２１４がＳＲ
２に対してデータの出力を指示したとき、演算制御部２
０９を介してこの通知を受け、計数値をデクリメントす
る。従って、これらの計数回路はそれぞれ、ＦＩＦＯａ
２０２、ｂ２０３に格納されているデータの個数を示す
ことになり、図示しない任意の回路から任意の目的で参
照される。
５は、それぞれ前記書込指示信号Ｗａ、Ｗｂが出力され
たとき計数値をインクリメントするカウンタである。こ
れらの計数回路は、出力レジスタデコーダ２１４がＳＲ
２に対してデータの出力を指示したとき、演算制御部２
０９を介してこの通知を受け、計数値をデクリメントす
る。従って、これらの計数回路はそれぞれ、ＦＩＦＯａ
２０２、ｂ２０３に格納されているデータの個数を示す
ことになり、図示しない任意の回路から任意の目的で参
照される。
【００５７】一方、計数回路ｒａ２０６、ｒｂ２０７
は、それぞれ予約レジスタデコーダ２１１からの書込指
示信号Ｗｒａ、Ｗｒｂに従って計数値をインクリメント
し、前記計数回路ａ２０４、ｂ２０５と同様の条件で計
数値をデクリメントするカウンタである。本実施形態で
は、コプロセッサ５０に対するデータの書込が命令の最
後ステージＷで行われる。従って、後続の命令のＡステ
ージで、まだＦＩＦＯａ２０２、ｂ２０３に空きがあっ
ても、これが前の命令のＷステージで埋まる可能性があ
る。そのために、Ａステージで正しく空きを把握できる
よう、予約動作が必要かつ有用となる。
は、それぞれ予約レジスタデコーダ２１１からの書込指
示信号Ｗｒａ、Ｗｒｂに従って計数値をインクリメント
し、前記計数回路ａ２０４、ｂ２０５と同様の条件で計
数値をデクリメントするカウンタである。本実施形態で
は、コプロセッサ５０に対するデータの書込が命令の最
後ステージＷで行われる。従って、後続の命令のＡステ
ージで、まだＦＩＦＯａ２０２、ｂ２０３に空きがあっ
ても、これが前の命令のＷステージで埋まる可能性があ
る。そのために、Ａステージで正しく空きを把握できる
よう、予約動作が必要かつ有用となる。
【００５８】書込指示信号Ｗｒａ、Ｗｒｂは、プロセッ
サ４０の命令デコード部１０２で解読された命令が、そ
れぞれＳＲ０、１に対する書込を予告する場合、予約レ
ジスタデコーダ２１１から出力される。従って、計数回
路ｒａ２０６、ｒｂ２０７におけるインクリメントの回
数は、結果的に計数回路ａ２０４、ｂ２０５のそれらと
同じになるが、インクリメントのタイミングが早い。計
数回路ｒａ２０６、ｒｂ２０７の計数値は、実際にＦＩ
ＦＯａ２０２、ｂ２０３に格納されているデータの個数
と、近い将来格納されるデータの個数の和を示す。な
お、固有演算部２１３が必ず２項演算を行う場合、計数
回路ａ２０４、ｂ２０５はいずれか一方で足りるが、演
算結果に対してＳＲ０の値を繰り返し足していくような
演算を実現する場合、両計数回路を別々に持つ必要があ
る。
サ４０の命令デコード部１０２で解読された命令が、そ
れぞれＳＲ０、１に対する書込を予告する場合、予約レ
ジスタデコーダ２１１から出力される。従って、計数回
路ｒａ２０６、ｒｂ２０７におけるインクリメントの回
数は、結果的に計数回路ａ２０４、ｂ２０５のそれらと
同じになるが、インクリメントのタイミングが早い。計
数回路ｒａ２０６、ｒｂ２０７の計数値は、実際にＦＩ
ＦＯａ２０２、ｂ２０３に格納されているデータの個数
と、近い将来格納されるデータの個数の和を示す。な
お、固有演算部２１３が必ず２項演算を行う場合、計数
回路ａ２０４、ｂ２０５はいずれか一方で足りるが、演
算結果に対してＳＲ０の値を繰り返し足していくような
演算を実現する場合、両計数回路を別々に持つ必要があ
る。
【００５９】コプロセッサ出力制御部３２はさらに、パ
イプライン処理情報生成部２１２を持つ。パイプライン
処理情報生成部２１２は、コプロセッサレディ信号（以
下単に「レディ信号」）を出力する。レディ信号２２０
は、プロセッサ４０がコプロセッサ５０との間で処理の
ハンドシェイクを行うための信号であり、次の条件で出
力される。
イプライン処理情報生成部２１２を持つ。パイプライン
処理情報生成部２１２は、コプロセッサレディ信号（以
下単に「レディ信号」）を出力する。レディ信号２２０
は、プロセッサ４０がコプロセッサ５０との間で処理の
ハンドシェイクを行うための信号であり、次の条件で出
力される。
【００６０】１．ＳＲ０へのデータ転送の際 予約も考慮し、計数回路ｒａ２０６の値がＦＩＦＯａ２
０２に格納できるデータの個数よりも小さいとき ２．ＳＲ１へのデータ転送の際 同様に、計数回路ｒｂ２０７の値がＦＩＦＯｂ２０３に
格納できるデータの個数よりも小さいとき ３．ＳＲ２からのデータ読出の際 出力レジスタに演算結果が存在するときレディ信号が出
力されたとき、プロセッサ４０は上記１〜３のうち、現
在発行が待たされている命令を発行する。
０２に格納できるデータの個数よりも小さいとき ２．ＳＲ１へのデータ転送の際 同様に、計数回路ｒｂ２０７の値がＦＩＦＯｂ２０３に
格納できるデータの個数よりも小さいとき ３．ＳＲ２からのデータ読出の際 出力レジスタに演算結果が存在するときレディ信号が出
力されたとき、プロセッサ４０は上記１〜３のうち、現
在発行が待たされている命令を発行する。
【００６１】［動作］以上の構成による動作をコプロセ
ッサ５０関連動作を中心に説明する。
ッサ５０関連動作を中心に説明する。
【００６２】図６は、本装置によるパイプライン処理の
様子を示す図である。ここでも、図２同様４つの命令に
よって乗算を行う。乗算にかかる時間は図２同様、２サ
イクルとする。図２との相違は、本装置が乗算をコプロ
セッサ５０で行うため、汎用レジスタではなくＳＲ０、
１を作業用レジスタとする点である。
様子を示す図である。ここでも、図２同様４つの命令に
よって乗算を行う。乗算にかかる時間は図２同様、２サ
イクルとする。図２との相違は、本装置が乗算をコプロ
セッサ５０で行うため、汎用レジスタではなくＳＲ０、
１を作業用レジスタとする点である。
【００６３】同図の２つのＬＤ命令は、外見上図２と同
様に進行する。しかし本装置の場合、Ｍステージでメモ
リから読み出されたデータがそのままコプロセッサ５０
の入力として与えられるため、ＳＲ０、１に対する演算
対象データの書込は、Ｍステージの終了と同時（図６の
時刻ｔ０）に行うことができる。
様に進行する。しかし本装置の場合、Ｍステージでメモ
リから読み出されたデータがそのままコプロセッサ５０
の入力として与えられるため、ＳＲ０、１に対する演算
対象データの書込は、Ｍステージの終了と同時（図６の
時刻ｔ０）に行うことができる。
【００６４】つづいて、ＭＵＬ命令が実行される。本装
置では、コプロセッサ５０における乗算の起動をＭステ
ージの開始と同時に行うことができるため、ＭＵＬ命令
のＡステージは演算対象データが揃う時刻ｔ０を待つ必
要がない。このため、Ｉ〜Ａステージが待ちステージな
しに進行する。Ｍステージの開始とともに乗算が起動さ
れ、この演算は２ステージ経過前、すなわちＷステージ
完了前に完了する。ここで注意すべきは、本装置では、
パイプライン処理のステージという観点からすれば起動
が遅くなるが、絶対時間でいえば、起動のタイミングは
遅くなっていないことである。図２、図６いずれの場合
も、演算の開始は最初のＬＤ命令のＩステージから数え
て６サイクル目であり、演算の開始時刻は維持されてい
る。
置では、コプロセッサ５０における乗算の起動をＭステ
ージの開始と同時に行うことができるため、ＭＵＬ命令
のＡステージは演算対象データが揃う時刻ｔ０を待つ必
要がない。このため、Ｉ〜Ａステージが待ちステージな
しに進行する。Ｍステージの開始とともに乗算が起動さ
れ、この演算は２ステージ経過前、すなわちＷステージ
完了前に完了する。ここで注意すべきは、本装置では、
パイプライン処理のステージという観点からすれば起動
が遅くなるが、絶対時間でいえば、起動のタイミングは
遅くなっていないことである。図２、図６いずれの場合
も、演算の開始は最初のＬＤ命令のＩステージから数え
て６サイクル目であり、演算の開始時刻は維持されてい
る。
【００６５】つづくＳＴ命令については、以下の手順で
考える。すなわち、メモリのＲ１０番地にＳＲ２から読
み出されたデータを格納するのは、当該命令のＭステー
ジである。このＭステージは、乗算が終わるＭＵＬ命令
のＷステージの完了を待つ必要があり、同図ではそのＷ
ステージの次のサイクル（時刻ｔ１を起点）で実行され
ている。このＭステージの位置から逆に、Ａステージの
位置が決まる。ＳＴ命令については、Ｍステージ以前に
必ず待ちステージを１つ入れる必要があるため（乗算に
２サイクルを要するため）、ここではＲステージで待っ
ている。Ｒ、Ａのいずれで待つかは、設計に依存する。
いずれの場合であっても、つづくＸＸ命令に待ちステー
ジが１つ入り、合計５サイクルで乗算処理が完了する。
考える。すなわち、メモリのＲ１０番地にＳＲ２から読
み出されたデータを格納するのは、当該命令のＭステー
ジである。このＭステージは、乗算が終わるＭＵＬ命令
のＷステージの完了を待つ必要があり、同図ではそのＷ
ステージの次のサイクル（時刻ｔ１を起点）で実行され
ている。このＭステージの位置から逆に、Ａステージの
位置が決まる。ＳＴ命令については、Ｍステージ以前に
必ず待ちステージを１つ入れる必要があるため（乗算に
２サイクルを要するため）、ここではＲステージで待っ
ている。Ｒ、Ａのいずれで待つかは、設計に依存する。
いずれの場合であっても、つづくＸＸ命令に待ちステー
ジが１つ入り、合計５サイクルで乗算処理が完了する。
【００６６】以上が本実施形態の概要である。本実施形
態の装置によれば、従来よりも少ないサイクル数でコプ
ロセッサ演算を行うことができる。この効果は、プログ
ラミング技術に依存しない。
態の装置によれば、従来よりも少ないサイクル数でコプ
ロセッサ演算を行うことができる。この効果は、プログ
ラミング技術に依存しない。
【００６７】なお、本実施形態については、以下の改良
または変形が可能である。
または変形が可能である。
【００６８】（１）コプロセッサ５０による演算は、単
項演算、積和演算など一般的な演算に限られない。例え
ばコプロセッサ５０に、周辺機器との通信の制御、マル
チプロセッサ装置におけるプロセッサ間通信制御など、
数値演算以外の演算を担当させてもよい。
項演算、積和演算など一般的な演算に限られない。例え
ばコプロセッサ５０に、周辺機器との通信の制御、マル
チプロセッサ装置におけるプロセッサ間通信制御など、
数値演算以外の演算を担当させてもよい。
【００６９】（２）ここでは５段のパイプライン構成を
説明したが、これは任意の段数、任意の処理ステージか
らなるパイプラインでよい。
説明したが、これは任意の段数、任意の処理ステージか
らなるパイプラインでよい。
【００７０】（３）本実施形態では、ＲＩＳＣプロセッ
サを例に挙げたが、これは当然、ＣＩＳＣまたはそれ以
外のアーキテクチャであってもよい。
サを例に挙げたが、これは当然、ＣＩＳＣまたはそれ以
外のアーキテクチャであってもよい。
【００７１】（４）本実施形態では、ＭＵＬ命令でコプ
ロセッサ５０の演算を明示的に起動したが、これは暗黙
的に起動することも可能である。すなわち、コプロセッ
サ５０は汎用レジスタ群１０３とは別に、独自の入力レ
ジスタＳＲ０、１を有するため、これら２つのレジスタ
にデータが揃った時点で、自動的に演算を開始してもよ
い。図７は、ＭＵＬ命令なしに図６同様の演算を行う様
子を示す図である。同図でも、乗算自体は時刻ｔ０〜ｔ
１で行われており、ｔ１からＳＴ命令のＭステージが開
始される点が図６と同じである。この条件から逆に、Ｓ
Ｔ命令に２つの待ちステージが入り、結果的に図６同様
５サイクルで１回の演算処理が完了する。
ロセッサ５０の演算を明示的に起動したが、これは暗黙
的に起動することも可能である。すなわち、コプロセッ
サ５０は汎用レジスタ群１０３とは別に、独自の入力レ
ジスタＳＲ０、１を有するため、これら２つのレジスタ
にデータが揃った時点で、自動的に演算を開始してもよ
い。図７は、ＭＵＬ命令なしに図６同様の演算を行う様
子を示す図である。同図でも、乗算自体は時刻ｔ０〜ｔ
１で行われており、ｔ１からＳＴ命令のＭステージが開
始される点が図６と同じである。この条件から逆に、Ｓ
Ｔ命令に２つの待ちステージが入り、結果的に図６同様
５サイクルで１回の演算処理が完了する。
【００７２】
【発明の効果】本発明の命令実行方法では、副経路にお
ける処理を逆方向とする。このため、副経路における処
理の起動を遅らせることができ、主経路のパイプライン
処理をその分だけ先に進めることができる。この結果、
主経路のパイプライン処理における待ち状態が減り、処
理効率が改善される。
ける処理を逆方向とする。このため、副経路における処
理の起動を遅らせることができ、主経路のパイプライン
処理をその分だけ先に進めることができる。この結果、
主経路のパイプライン処理における待ち状態が減り、処
理効率が改善される。
【００７３】一方、本発明の命令実行装置は、演算手段
が主経路における処理の流れとは逆方向の流れで所定の
演算を行うため、上記同様の効果が得られる。
が主経路における処理の流れとは逆方向の流れで所定の
演算を行うため、上記同様の効果が得られる。
【００７４】本発明の命令実行装置がプロセッサとコプ
ロセッサを含む場合、プロセッサからコプロセッサへの
演算の委託が、コプロセッサで行われた演算結果の取出
よりも、パイプライン上後段で行われる。このため、コ
プロセッサにおける処理の起動を遅らせることができ、
プロセッサによるパイプライン処理をその分だけ先に進
めることができる。このため、処理性能が向上する。
ロセッサを含む場合、プロセッサからコプロセッサへの
演算の委託が、コプロセッサで行われた演算結果の取出
よりも、パイプライン上後段で行われる。このため、コ
プロセッサにおける処理の起動を遅らせることができ、
プロセッサによるパイプライン処理をその分だけ先に進
めることができる。このため、処理性能が向上する。
【００７５】コプロセッサのデータ入力部がメモリアク
セス手段のデータ出力部に、前記コプロセッサのデータ
出力部が前記メモリアクセス手段のデータ入力部に、そ
れぞれ接続される場合は、メモリアクセスの結果を受け
てコプロセッサの演算を起動することができる。このた
め、コプロセッサの起動をメモリアクセス以降まで遅ら
せることができ、プロセッサ側のパイプライン処理を進
めることができる。この効果は上述のとおりである。
セス手段のデータ出力部に、前記コプロセッサのデータ
出力部が前記メモリアクセス手段のデータ入力部に、そ
れぞれ接続される場合は、メモリアクセスの結果を受け
てコプロセッサの演算を起動することができる。このた
め、コプロセッサの起動をメモリアクセス以降まで遅ら
せることができ、プロセッサ側のパイプライン処理を進
めることができる。この効果は上述のとおりである。
【００７６】前記プロセッサは、命令フェッチ手段、命
令デコード手段、一般演算手段、メモリアクセス手段、
レジスタ書込手段を有する場合は、プロセッサは、一般
演算手段による処理ステージでコプロセッサを起動する
必要がない。このため、プロセッサはコプロセッサを次
のメモリアクセスステージで起動することができる。こ
の効果は上述のとおりである。
令デコード手段、一般演算手段、メモリアクセス手段、
レジスタ書込手段を有する場合は、プロセッサは、一般
演算手段による処理ステージでコプロセッサを起動する
必要がない。このため、プロセッサはコプロセッサを次
のメモリアクセスステージで起動することができる。こ
の効果は上述のとおりである。
【図１】 Ｖ８５１の内部構成を模式的に示した概略図
である。
である。
【図２】 図１の構成をとる一般的なマイクロプロセッ
サによるパイプライン処理の様子を示す図である。
サによるパイプライン処理の様子を示す図である。
【図３】 実施形態に係る命令実行装置の内部構成を、
処理ステージとの関係を中心に模式的に示した図であ
る。
処理ステージとの関係を中心に模式的に示した図であ
る。
【図４】 実施形態に係る装置の詳細な構成図である。
【図５】 実施形態のコプロセッサの内部構成を示す図
である。
である。
【図６】 実施形態に係る装置によるパイプライン処理
の様子を示す図である。
の様子を示す図である。
【図７】 ＭＵＬ命令なしに図６同様の演算を行う様子
を示す図である。
を示す図である。
２ 命令メモリバス、９ パイプライン制御部、、１３
演算結果保持無部、１８ データメモリバス、、２０
コプロセッサ入力バス、２１ コプロセッサ入力制御
バス、２３ コプロセッサ出力制御バス、２４ コプロ
セッサ出力バス、２７ 割込信号入力部、３０ コプロ
セッサ入力制御部、３１ コプロセッサ演算部、３２
コプロセッサ出力制御部、４０ プロセッサ、５０ コ
プロセッサ、１００ 命令メモリ、１０１ 命令フェッ
チ部、１０２ 命令デコード部、１０３ 汎用レジスタ
群、１０６ 第１演算部、１０７ データメモリ、１０
８メモリアクセス部、１０９ レジスタ書込部、２０２
ＦＩＦＯａ、２０３ＦＩＦＯｂ、２０４ 計数回路
ａ、２０５ 計数回路ｂ、２０６ 計数回路ｒａ、２０
７ 計数回路ｒｂ、２０９ 演算制御部、２１０ 入力
レジスタデコーダ、２１１ 予約レジスタデコーダ、２
１２ パイプライン処理情報生成部、２１３ 固有演算
部、２１４ 出力レジスタデコーダ。
演算結果保持無部、１８ データメモリバス、、２０
コプロセッサ入力バス、２１ コプロセッサ入力制御
バス、２３ コプロセッサ出力制御バス、２４ コプロ
セッサ出力バス、２７ 割込信号入力部、３０ コプロ
セッサ入力制御部、３１ コプロセッサ演算部、３２
コプロセッサ出力制御部、４０ プロセッサ、５０ コ
プロセッサ、１００ 命令メモリ、１０１ 命令フェッ
チ部、１０２ 命令デコード部、１０３ 汎用レジスタ
群、１０６ 第１演算部、１０７ データメモリ、１０
８メモリアクセス部、１０９ レジスタ書込部、２０２
ＦＩＦＯａ、２０３ＦＩＦＯｂ、２０４ 計数回路
ａ、２０５ 計数回路ｂ、２０６ 計数回路ｒａ、２０
７ 計数回路ｒｂ、２０９ 演算制御部、２１０ 入力
レジスタデコーダ、２１１ 予約レジスタデコーダ、２
１２ パイプライン処理情報生成部、２１３ 固有演算
部、２１４ 出力レジスタデコーダ。
Claims (7)
- 【請求項１】 命令をパイプライン処理によって実行す
る方法において、 パイプライン処理の主経路の他に、その主経路の一部を
迂回して処理の一部を代行する副経路を設け、 この副経路における処理の流れを主経路における処理の
流れとは逆方向に設定し、 主経路から副経路への処理の委託を、副経路から主経路
への処理結果の引渡よりもパイプラインの後段で行うこ
とを特徴とする命令実行方法。 - 【請求項２】 命令を複数のステージに分割してパイプ
ライン処理により実行する装置において、 それぞれが前記ステージの処理を担当してパイプライン
処理の主経路を形成する各ステージ処理手段と、 その主経路の一部を迂回する副経路上に設けられ、主経
路における処理の流れとは逆方向の流れで所定の演算を
行う演算手段と、 を含むことを特徴とする命令実行装置。 - 【請求項３】 命令をパイプライン処理によって実行す
るプロセッサと、そのプロセッサによる処理のうち所定
の演算を代行するコプロセッサを含む装置において、 前記コプロセッサによる処理の流れが前記プロセッサに
よる処理の流れと逆方向になるよう前記コプロセッサを
前記プロセッサに逆方向接続したことを特徴とする命令
実行装置。 - 【請求項４】 請求項３に記載の命令実行装置におい
て、 前記プロセッサによるパイプライン処理はそのステージ
の１つとしてメモリアクセスステージを含み、 前記プロセッサはそのメモリアクセスステージを主導的
に制御するメモリアクセス手段を含み、 前記コプロセッサのデータ入力部を前記メモリアクセス
手段のデータ出力部に、前記コプロセッサのデータ出力
部を前記メモリアクセス手段のデータ入力部に、それぞ
れ接続することを特徴とする命令実行装置。 - 【請求項５】 請求項３に記載の命令実行装置におい
て、 前記プロセッサは、命令のパイプライン処理をステージ
別に担当する命令フェッチ手段、命令デコード手段、一
般演算手段、メモリアクセス手段、レジスタ書込手段を
有し、 前記コプロセッサのデータ入力部を前記メモリアクセス
手段のデータ出力部に、前記コプロセッサのデータ出力
部を前記メモリアクセス手段のデータ入力部に、それぞ
れ専用のバスで接続することを特徴とする命令実行装
置。 - 【請求項６】 請求項５に記載の命令実行装置におい
て、 前記コプロセッサに対するデータ入力は、前記メモリア
クセス手段による処理ステージの完了後に行われ、 前記コプロセッサからのデータ取出は、前記一般演算手
段による処理ステージの完了後に行われることを特徴と
する命令実行装置。 - 【請求項７】 請求項４〜６のいずれかに記載の命令実
行装置において、 前記コプロセッサによる前記所定の演算は、メモリアク
セス手段による処理ステージ中に起動されることを特徴
とする命令実行装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04272596A JP3510729B2 (ja) | 1996-02-29 | 1996-02-29 | 命令実行方法および命令実行装置 |
| US08/806,221 US5892965A (en) | 1996-02-29 | 1997-02-25 | Pipeline processing method and device for instruction execution |
| EP97301297A EP0793168A3 (en) | 1996-02-29 | 1997-02-27 | Pipeline processing method and device for instruction execution |
| KR1019970006345A KR970062894A (ko) | 1996-02-29 | 1997-02-27 | 명령 실행 방법 및 명령 실행 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04272596A JP3510729B2 (ja) | 1996-02-29 | 1996-02-29 | 命令実行方法および命令実行装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09237184A true JPH09237184A (ja) | 1997-09-09 |
| JP3510729B2 JP3510729B2 (ja) | 2004-03-29 |
Family
ID=12644048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04272596A Expired - Fee Related JP3510729B2 (ja) | 1996-02-29 | 1996-02-29 | 命令実行方法および命令実行装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5892965A (ja) |
| EP (1) | EP0793168A3 (ja) |
| JP (1) | JP3510729B2 (ja) |
| KR (1) | KR970062894A (ja) |
Cited By (1)
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|---|---|---|---|---|
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| US5991837A (en) * | 1997-12-02 | 1999-11-23 | Micron Electronics, Inc. | Reverse oriented processor configuration |
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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