JPH1091432A - プログラム実行方法およびプログラム実行装置 - Google Patents
プログラム実行方法およびプログラム実行装置Info
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- JPH1091432A JPH1091432A JP8243886A JP24388696A JPH1091432A JP H1091432 A JPH1091432 A JP H1091432A JP 8243886 A JP8243886 A JP 8243886A JP 24388696 A JP24388696 A JP 24388696A JP H1091432 A JPH1091432 A JP H1091432A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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Abstract
(57)【要約】
【課題】 演算を小さなハードウエアと小さなプログラ
ムサイズで高速に行い、かつ将来の機能拡張性を考慮し
たプログラム実行装置を実現したい。 【解決手段】 汎用レジスタＲ０〜４は仮想的なレジス
タで、それぞれに対するリード／ライトが特定の演算に
関連づけられている。命令デコード部３が命令を解読し
たとき、データ転送命令によるＲ０〜４に対するアクセ
スであることが判明すると、そのレジスタに関連する演
算を実行する。拡張すべき演算種は異なる汎用レジスタ
に関連づける。
ムサイズで高速に行い、かつ将来の機能拡張性を考慮し
たプログラム実行装置を実現したい。 【解決手段】 汎用レジスタＲ０〜４は仮想的なレジス
タで、それぞれに対するリード／ライトが特定の演算に
関連づけられている。命令デコード部３が命令を解読し
たとき、データ転送命令によるＲ０〜４に対するアクセ
スであることが判明すると、そのレジスタに関連する演
算を実行する。拡張すべき演算種は異なる汎用レジスタ
に関連づける。
Description
【０００１】
【発明の属する技術分野】本発明は、各種命令を実行す
るプログラム実行方法およびその方法を用いたプログラ
ム実行装置に関する。この発明は特に、プログラムの実
行に汎用レジスタを用いる方法および装置に関する。
るプログラム実行方法およびその方法を用いたプログラ
ム実行装置に関する。この発明は特に、プログラムの実
行に汎用レジスタを用いる方法および装置に関する。
【０００２】
【従来の技術】マイクロプロセッサを代表とするプログ
ラム実行装置として、メモリに格納された命令を順次フ
ェッチ、デコードして実行する制御駆動型の装置が数多
く存在する。
ラム実行装置として、メモリに格納された命令を順次フ
ェッチ、デコードして実行する制御駆動型の装置が数多
く存在する。
【０００３】図４は従来一般的なＲＩＳＣ（reduced in
struction set computer）方式のプロセッサの構成図で
ある。このプロセッサは、メモリ１、命令フェッチ部
２、命令デコード部３、レジスタ群４、演算部５、デー
タアクセス部６を持つ。この構成において、メモリ１か
ら順次フェッチされる演算命令、データ転送（ロード／
ストア）命令などがデコードされ、演算部５において、
命令コードで指示される演算が実施される。
struction set computer）方式のプロセッサの構成図で
ある。このプロセッサは、メモリ１、命令フェッチ部
２、命令デコード部３、レジスタ群４、演算部５、デー
タアクセス部６を持つ。この構成において、メモリ１か
ら順次フェッチされる演算命令、データ転送（ロード／
ストア）命令などがデコードされ、演算部５において、
命令コードで指示される演算が実施される。
【０００４】従来、図４の演算部５の中に、加算、減
算、論理和、論理積などの演算を実行する基本的な算術
論理演算部（ＡＬＵ）と別に、例えば乗算を高速に実行
するための乗算器を並列的に備えるものが存在した。ま
た、整数演算用のＡＬＵと浮動小数点演算用のＡＬＵが
並設されたものもあった。演算部５を構成する各種演算
器を利用してデータ処理を行う場合、演算器による演算
処理に対応する演算命令を設け、これをプログラム中に
記述してプロセッサに読み込む方法が一般的だった。す
なわち、例えばＡＤＤ（整数加算）、ＯＲ（論理積）な
どの基本的な演算命令に加え、ＭＵＬ（乗算）、ＭＡＣ
（積和演算）、ＦＳＵＢ（浮動小数点減算）などの拡張
された演算命令を設け、これらをプログラム中に記述し
て実行させるのである。
算、論理和、論理積などの演算を実行する基本的な算術
論理演算部（ＡＬＵ）と別に、例えば乗算を高速に実行
するための乗算器を並列的に備えるものが存在した。ま
た、整数演算用のＡＬＵと浮動小数点演算用のＡＬＵが
並設されたものもあった。演算部５を構成する各種演算
器を利用してデータ処理を行う場合、演算器による演算
処理に対応する演算命令を設け、これをプログラム中に
記述してプロセッサに読み込む方法が一般的だった。す
なわち、例えばＡＤＤ（整数加算）、ＯＲ（論理積）な
どの基本的な演算命令に加え、ＭＵＬ（乗算）、ＭＡＣ
（積和演算）、ＦＳＵＢ（浮動小数点減算）などの拡張
された演算命令を設け、これらをプログラム中に記述し
て実行させるのである。
【０００５】しかしこうしたプロセッサでは、演算に必
要なデータを演算用データ記憶箇所、例えばレジスタに
準備する命令と、実際に演算を起動・実行する命令の双
方を実行しなければ、所定の処理を遂行することができ
なかった。例えばＲＩＳＣプロセッサによってメモリに
格納されたオペランドデータに対する繰り返し乗算を行
うとき、つぎに示すプログラムが考えられるが、ここで
は２つのレジスタ（Ｒ２、Ｒ３）にデータを転送する２
つのロード命令および乗算命令が必須であり、１回の乗
算に最低３命令の実行が必要であった。
要なデータを演算用データ記憶箇所、例えばレジスタに
準備する命令と、実際に演算を起動・実行する命令の双
方を実行しなければ、所定の処理を遂行することができ
なかった。例えばＲＩＳＣプロセッサによってメモリに
格納されたオペランドデータに対する繰り返し乗算を行
うとき、つぎに示すプログラムが考えられるが、ここで
は２つのレジスタ（Ｒ２、Ｒ３）にデータを転送する２
つのロード命令および乗算命令が必須であり、１回の乗
算に最低３命令の実行が必要であった。
【０００６】 ＬＤ Ｒ２，（Ｒ０） （ R2 ← mem(R0) ） ＬＤ Ｒ３，（Ｒ１） （ R3 ← mem(R1) ） ＭＵＬ Ｒ２， Ｒ３ （ R2 ← R2×R3 ） この結果、仮に１命令サイクルで演算を実行する高速の
演算器を搭載しても、全体の処理レートとしては３命令
サイクルでようやく１回の演算にとどまり、これが性能
向上の足かせとなった。
演算器を搭載しても、全体の処理レートとしては３命令
サイクルでようやく１回の演算にとどまり、これが性能
向上の足かせとなった。
【０００７】この課題を解決する技術として、日本電気
（株）のＤＳＰであるμＰＤ７７２４０（商標）を挙げ
ることができる。「ユーザーズ・マニュアル μＰＤ７
７２４０」（１９９１年９月版）の６６ページの記載に
よれば、このＤＳＰの特徴は以下の通りである。
（株）のＤＳＰであるμＰＤ７７２４０（商標）を挙げ
ることができる。「ユーザーズ・マニュアル μＰＤ７
７２４０」（１９９１年９月版）の６６ページの記載に
よれば、このＤＳＰの特徴は以下の通りである。
【０００８】１．通常のＡＬＵの他に浮動小数点乗算専
用の回路（ＦＭＰＹ）を持つ。前者は明示的な演算命令
（ＡＤＤ、ＳＵＢなど）によって演算を起動し、後者は
データ転送命令によって、転送されたデータに対する演
算を自動的に起動する。
用の回路（ＦＭＰＹ）を持つ。前者は明示的な演算命令
（ＡＤＤ、ＳＵＢなど）によって演算を起動し、後者は
データ転送命令によって、転送されたデータに対する演
算を自動的に起動する。
【０００９】２．ＦＭＰＹでは、乗算入力用レジスタ
Ｋ、Ｌの２つのレジスタに転送されるデータが命令サイ
クルごとに掛け合わされ、乗算結果が１命令サイクル後
にＦＭＰＹの出力バスに出力され、２命令サイクル後に
乗算出力用レジスタＭに書き込まれる。
Ｋ、Ｌの２つのレジスタに転送されるデータが命令サイ
クルごとに掛け合わされ、乗算結果が１命令サイクル後
にＦＭＰＹの出力バスに出力され、２命令サイクル後に
乗算出力用レジスタＭに書き込まれる。
【００１０】このＤＳＰではデータ転送命令のみの記述
で乗算が起動され、上記課題の解決を図られる。
で乗算が起動され、上記課題の解決を図られる。
【００１１】
【発明が解決しようとする課題】しかしこのＤＳＰの場
合、ＦＭＰＹで可能な演算は浮動小数点乗算に限られ
る。これ以外、例えば除算を同様に高速実施したい場
合、ＦＭＰＹ同様の構成をもつ専用除算回路を設ける必
要がある。この除算回路にも２つの入力用レジスタと１
つの出力用レジスタが必要なため、全体のハードウエア
量が増える。ＲＩＣＳプロセッサでは、例えば画像処理
やＣＧなどの科学技術計算を実施するために、加減乗
除、三角関数等各種演算が必要であり、演算ごとに３２
ビットレジスタのセットを増設していくとすればハード
ウエアの大規模化を招く。
合、ＦＭＰＹで可能な演算は浮動小数点乗算に限られ
る。これ以外、例えば除算を同様に高速実施したい場
合、ＦＭＰＹ同様の構成をもつ専用除算回路を設ける必
要がある。この除算回路にも２つの入力用レジスタと１
つの出力用レジスタが必要なため、全体のハードウエア
量が増える。ＲＩＣＳプロセッサでは、例えば画像処理
やＣＧなどの科学技術計算を実施するために、加減乗
除、三角関数等各種演算が必要であり、演算ごとに３２
ビットレジスタのセットを増設していくとすればハード
ウエアの大規模化を招く。
【００１２】ひとつの方法として、入力用レジスタＫ、
Ｌを複数の演算で共用すればレジスタの合計数を減らす
ことができる。しかしその場合、入力されたデータに対
していずれの演算を実施するかの指定が新たに必要とな
る。こうした指定は通常のデータ転送命令だけでは不可
能であるし、演算を明示すること自体、ＦＭＰＹ導入の
設計思想に反する。
Ｌを複数の演算で共用すればレジスタの合計数を減らす
ことができる。しかしその場合、入力されたデータに対
していずれの演算を実施するかの指定が新たに必要とな
る。こうした指定は通常のデータ転送命令だけでは不可
能であるし、演算を明示すること自体、ＦＭＰＹ導入の
設計思想に反する。
【００１３】本発明はこうした課題に鑑みてなされたも
のであり、その目的は、少ないハードウエア量で異なる
演算をそれぞれ高速に実行可能なプログラム実行装置を
提供することにある。このとき本発明は、後の演算の追
加、拡張を柔軟に実行することの可能な装置を提供する
ことを目的とする。本発明はさらに、異なる演算をユー
ザが容易にプログラミングすることの可能な装置を提供
することも目的とする。
のであり、その目的は、少ないハードウエア量で異なる
演算をそれぞれ高速に実行可能なプログラム実行装置を
提供することにある。このとき本発明は、後の演算の追
加、拡張を柔軟に実行することの可能な装置を提供する
ことを目的とする。本発明はさらに、異なる演算をユー
ザが容易にプログラミングすることの可能な装置を提供
することも目的とする。
【００１４】
（１）本発明のプログラム実行方法は、予め特定の汎用
レジスタと演算を関連づけておき、プログラムを読み込
んだときにその汎用レジスタが記述されていれば、その
汎用レジスタに関連する演算を実行する。ここで「汎用
レジスタ」とは、複数の用途または演算に利用可能なレ
ジスタをいい、目的とする演算がひとつに限定される専
用レジスタ、例えば従来の技術として説明したＤＳＰの
Ｋ、Ｌレジスタのような専用レジスタと区別する趣旨で
ある。なお、特許請求の範囲に記載される「演算」と
は、乗算、浮動小数点計算、ユーザが設計する特定の計
算、論理演算など、ふつうの意味で演算と呼びうるすべ
てを含むほか、それらの処理に必要なデータのロードや
ストアなどの関連処理も含む一連の演算処理を含むもの
としてここに定義する。
レジスタと演算を関連づけておき、プログラムを読み込
んだときにその汎用レジスタが記述されていれば、その
汎用レジスタに関連する演算を実行する。ここで「汎用
レジスタ」とは、複数の用途または演算に利用可能なレ
ジスタをいい、目的とする演算がひとつに限定される専
用レジスタ、例えば従来の技術として説明したＤＳＰの
Ｋ、Ｌレジスタのような専用レジスタと区別する趣旨で
ある。なお、特許請求の範囲に記載される「演算」と
は、乗算、浮動小数点計算、ユーザが設計する特定の計
算、論理演算など、ふつうの意味で演算と呼びうるすべ
てを含むほか、それらの処理に必要なデータのロードや
ストアなどの関連処理も含む一連の演算処理を含むもの
としてここに定義する。
【００１５】この態様によれば、汎用レジスタごとに異
なる演算を割り当てられているため、演算の種類を明示
する必要がない。したがって少ない命令ステップ数で所
望の演算を実行することができ、演算の高速化が実現す
る。また、新たな演算が追加された場合、これを異なる
汎用レジスタと関連づければよいため、アップワードの
互換性を保ちながら容易に機能拡張を行うことができ
る。この際、命令フォーマットのＯＰコード部分を変更
しなくてよい点も好都合である。また本態様では、ユー
ザは通常どおり汎用レジスタを用いたプログラミングを
行えばよい。従って、ユーザになじみのない、新たなプ
ログラミング技法を必要としない。
なる演算を割り当てられているため、演算の種類を明示
する必要がない。したがって少ない命令ステップ数で所
望の演算を実行することができ、演算の高速化が実現す
る。また、新たな演算が追加された場合、これを異なる
汎用レジスタと関連づければよいため、アップワードの
互換性を保ちながら容易に機能拡張を行うことができ
る。この際、命令フォーマットのＯＰコード部分を変更
しなくてよい点も好都合である。また本態様では、ユー
ザは通常どおり汎用レジスタを用いたプログラミングを
行えばよい。従って、ユーザになじみのない、新たなプ
ログラミング技法を必要としない。
【００１６】（２）本発明のプログラム実行方法のある
態様では、前記汎用レジスタに関連する演算を実行する
際、その汎用レジスタに格納されるデータに対して該演
算を実行する。例えば、ある汎用レジスタＡが演算の一
種である「加算」に関連づけられていれば、その汎用レ
ジスタＡにデータを転送することにより、そのデータを
用いた加算処理が実現する。すなわち、この態様では汎
用レジスタが演算種を示すだけでなく、同時にその演算
のソースレジスタとなる。この結果、自然かつ効率のよ
いプログラミングが可能となる。
態様では、前記汎用レジスタに関連する演算を実行する
際、その汎用レジスタに格納されるデータに対して該演
算を実行する。例えば、ある汎用レジスタＡが演算の一
種である「加算」に関連づけられていれば、その汎用レ
ジスタＡにデータを転送することにより、そのデータを
用いた加算処理が実現する。すなわち、この態様では汎
用レジスタが演算種を示すだけでなく、同時にその演算
のソースレジスタとなる。この結果、自然かつ効率のよ
いプログラミングが可能となる。
【００１７】（３）本発明のプログラム実行方法のある
態様では、前記汎用レジスタに関連する演算を実行する
際、その汎用レジスタに対するアクセス形態も考慮した
うえで、実行すべき演算を特定する。通常汎用レジスタ
に対しては、リードおよびライトの２つのアクセス態様
がある。したがって、この２通りの区別を活用すること
により、さらに多くの演算を指定することができる。
態様では、前記汎用レジスタに関連する演算を実行する
際、その汎用レジスタに対するアクセス形態も考慮した
うえで、実行すべき演算を特定する。通常汎用レジスタ
に対しては、リードおよびライトの２つのアクセス態様
がある。したがって、この２通りの区別を活用すること
により、さらに多くの演算を指定することができる。
【００１８】（４）一方、本発明のプログラム実行装置
は、演算の対象となるデータを格納するための汎用レジ
スタと、プログラム中に汎用レジスタが記述されている
とき、予めその汎用レジスタに関連づけられている演算
を特定する解読手段と、特定された演算を前記汎用レジ
スタに格納されたデータに対して行う演算手段とを含
む。
は、演算の対象となるデータを格納するための汎用レジ
スタと、プログラム中に汎用レジスタが記述されている
とき、予めその汎用レジスタに関連づけられている演算
を特定する解読手段と、特定された演算を前記汎用レジ
スタに格納されたデータに対して行う演算手段とを含
む。
【００１９】この構成において、解読手段は読み込まれ
たプログラムを解読する。このとき汎用レジスタが記述
されている箇所にきたら、その汎用レジスタに関連づけ
られている演算を特定する。例えば「汎用レジスタＡな
ら加算」などである。つづいて、演算手段によって特定
された演算が実行される。このとき、その演算は汎用レ
ジスタに格納されたデータに対して行われる。
たプログラムを解読する。このとき汎用レジスタが記述
されている箇所にきたら、その汎用レジスタに関連づけ
られている演算を特定する。例えば「汎用レジスタＡな
ら加算」などである。つづいて、演算手段によって特定
された演算が実行される。このとき、その演算は汎用レ
ジスタに格納されたデータに対して行われる。
【００２０】この態様によれば、例えば汎用レジスタに
対してデータをロードするデータ転送命令で演算を指定
することができる。このことによる効果は（１）で述べ
たとおりである。
対してデータをロードするデータ転送命令で演算を指定
することができる。このことによる効果は（１）で述べ
たとおりである。
【００２１】（５）本発明のある態様では、前記解読手
段はさらに、汎用レジスタに対するアクセス形態も考慮
したうえで演算を特定する。（３）同様の趣旨であり、
（３）同様の効果をもつ。
段はさらに、汎用レジスタに対するアクセス形態も考慮
したうえで演算を特定する。（３）同様の趣旨であり、
（３）同様の効果をもつ。
【００２２】（６）（４）または（５）の場合、本発明
のある態様では、前記汎用レジスタは自身に関連づけら
れた演算を指示する仮想的なレジスタである。このと
き、汎用レジスタは、データの送り先とそのデータに対
する処理を同時に指定する機能付アドレッシング手段と
みなすことができる。したがって、送り先にデータの格
納箇所がある限り、この汎用レジスタ自身がデータを格
納する必要はなく、仮想的に存在すれば足る。
のある態様では、前記汎用レジスタは自身に関連づけら
れた演算を指示する仮想的なレジスタである。このと
き、汎用レジスタは、データの送り先とそのデータに対
する処理を同時に指定する機能付アドレッシング手段と
みなすことができる。したがって、送り先にデータの格
納箇所がある限り、この汎用レジスタ自身がデータを格
納する必要はなく、仮想的に存在すれば足る。
【００２３】この態様によれば、演算種ごとに汎用レジ
スタの組を設ける場合に比べ、ハードウエア量を大幅に
削減することができる。
スタの組を設ける場合に比べ、ハードウエア量を大幅に
削減することができる。
【００２４】（７）本発明のプログラム実行装置のある
態様では、前記演算手段は、データ転送命令の実行によ
って前記汎用レジスタに対するデータ転送が行われたこ
とを契機としてそのデータに対して前記汎用レジスタに
関連づけられた演算処理を起動する。この構成によれ
ば、２つのロード命令で自動的に２つのオペランドに対
する演算を開始することができ、少ないステップ数によ
る高速な演算を担保することができる。
態様では、前記演算手段は、データ転送命令の実行によ
って前記汎用レジスタに対するデータ転送が行われたこ
とを契機としてそのデータに対して前記汎用レジスタに
関連づけられた演算処理を起動する。この構成によれ
ば、２つのロード命令で自動的に２つのオペランドに対
する演算を開始することができ、少ないステップ数によ
る高速な演算を担保することができる。
【００２５】
【発明の実施の形態】以下、本発明の好適な実施形態を
適宜図面を参照しながら説明する。本実施形態では、特
定の汎用レジスタに対するデータ転送命令によって自動
的に演算を起動する機能をもつプログラム実行装置を説
明する。この装置では、図４同様の演算部における演算
が通常どおり明示的な演算命令によって起動される一
方、新たな演算部（以下、第２演算部という）における
演算処理が特定の汎用レジスタに対するデータ転送命令
のみによって起動される。
適宜図面を参照しながら説明する。本実施形態では、特
定の汎用レジスタに対するデータ転送命令によって自動
的に演算を起動する機能をもつプログラム実行装置を説
明する。この装置では、図４同様の演算部における演算
が通常どおり明示的な演算命令によって起動される一
方、新たな演算部（以下、第２演算部という）における
演算処理が特定の汎用レジスタに対するデータ転送命令
のみによって起動される。
【００２６】この装置は、一例として合計１６の汎用レ
ジスタＲ０〜１５をもつとする。このうちレジスタ群４
（後述）に実在するのはＲ５〜１５の１１個であり、Ｒ
０〜４の５個は本実施形態に特徴的な仮想レジスタであ
る。
ジスタＲ０〜１５をもつとする。このうちレジスタ群４
（後述）に実在するのはＲ５〜１５の１１個であり、Ｒ
０〜４の５個は本実施形態に特徴的な仮想レジスタであ
る。
【００２７】図１は本実施形態に係るプログラム実行装
置の全体構成図である。同図において、メモリ１には命
令およびデータが格納される。命令は命令バス１Ａ、デ
ータはデータバス１Ｂを介してアクセスされる。命令フ
ェッチ部２はメモリ１からデータ転送命令や演算命令な
どの命令を順次フェッチし、信号線２Ａを介してこれを
命令デコード部３に渡す。
置の全体構成図である。同図において、メモリ１には命
令およびデータが格納される。命令は命令バス１Ａ、デ
ータはデータバス１Ｂを介してアクセスされる。命令フ
ェッチ部２はメモリ１からデータ転送命令や演算命令な
どの命令を順次フェッチし、信号線２Ａを介してこれを
命令デコード部３に渡す。
【００２８】命令デコード部３では命令の種類に従って
命令コードを所定のフィールドに分割し、処理すべき演
算種を示すオペレーション、命令コード内に埋め込まれ
た即値オペランド、ソースおよびディスティネーション
レジスタ番号などを抽出する。このときレジスタ番号が
０〜４かどうか、つまり仮想レジスタであるか否かによ
り、第２演算部７を用いる演算であるか否かが判明す
る。
命令コードを所定のフィールドに分割し、処理すべき演
算種を示すオペレーション、命令コード内に埋め込まれ
た即値オペランド、ソースおよびディスティネーション
レジスタ番号などを抽出する。このときレジスタ番号が
０〜４かどうか、つまり仮想レジスタであるか否かによ
り、第２演算部７を用いる演算であるか否かが判明す
る。
【００２９】オペレーションが通常の演算命令を示して
いれば、ソースオペランドに対し、演算部５で通常の演
算が行われる。演算結果は信号線５Ａを介してデータア
クセス部６へ送られ、信号線６Ａを介してレジスタ群４
中のディスティネーションレジスタ番号で示されるレジ
スタに書き戻される。
いれば、ソースオペランドに対し、演算部５で通常の演
算が行われる。演算結果は信号線５Ａを介してデータア
クセス部６へ送られ、信号線６Ａを介してレジスタ群４
中のディスティネーションレジスタ番号で示されるレジ
スタに書き戻される。
【００３０】一方、オペレーションがデータ転送命令の
場合、その命令中に記述される汎用レジスタがＲ０〜４
のいずれかであれば、第２演算部７による演算が行われ
る。この場合、オペランドデータは命令デコード部３か
ら、レジスタ群４ではなく、信号線３Ａを介して第２演
算部７へ直接送られる。以降、本装置に特徴的な演算を
経て、その結果が信号線７Ａを介してデータアクセス部
６へ送られる。
場合、その命令中に記述される汎用レジスタがＲ０〜４
のいずれかであれば、第２演算部７による演算が行われ
る。この場合、オペランドデータは命令デコード部３か
ら、レジスタ群４ではなく、信号線３Ａを介して第２演
算部７へ直接送られる。以降、本装置に特徴的な演算を
経て、その結果が信号線７Ａを介してデータアクセス部
６へ送られる。
【００３１】図２は第２演算部７の内部構成図である。
本実施形態では、第２演算部７で通常の乗算と、乗算お
よび加算の複合計算である積和計算が行われるものとす
る。積和計算は音声処理や画像処理などで頻繁に利用さ
れる。
本実施形態では、第２演算部７で通常の乗算と、乗算お
よび加算の複合計算である積和計算が行われるものとす
る。積和計算は音声処理や画像処理などで頻繁に利用さ
れる。
【００３２】同図において、Ｘレジスタ７１およびＹレ
ジスタ７２はともに実体のあるレジスタで、演算のオペ
ランドデータが格納される。このデータは命令デコード
部３から送られてくる。Ｘ、Ｙレジスタ７１、７２はそ
れぞれ、データが格納されたときにセットされ、演算が
進行してつぎのデータを受け付けることができる状態に
なったときにリセットされるデータ存在フラグ（図示せ
ず）をもつ。これら２つのフラグがともにセット状態に
なるたびに、乗算または積和計算が自動的に開始され
る。
ジスタ７２はともに実体のあるレジスタで、演算のオペ
ランドデータが格納される。このデータは命令デコード
部３から送られてくる。Ｘ、Ｙレジスタ７１、７２はそ
れぞれ、データが格納されたときにセットされ、演算が
進行してつぎのデータを受け付けることができる状態に
なったときにリセットされるデータ存在フラグ（図示せ
ず）をもつ。これら２つのフラグがともにセット状態に
なるたびに、乗算または積和計算が自動的に開始され
る。
【００３３】積和計算、乗算の結果は、それぞれ積和結
果保持部７３、乗算結果保持部７４に格納される。図中
「×」「＋」と表記される乗算器７５および加算器７６
は、それぞれ２つの入力に対して乗算、加算を行い、そ
の結果を出力する。乗算器７５にはＸレジスタ７１、Ｙ
レジスタ７２の出力が与えられ、出力は乗算結果保持部
７４と加算器７６に与えられる。加算器７６には積和結
果保持部７３の出力と、乗算器７５の出力が与えられ
る。加算器７６の出力は積和結果保持部７３に入力され
ている。積和結果保持部７３および乗算結果保持部７４
から読み出されたデータはデータアクセス部６に送られ
る。
果保持部７３、乗算結果保持部７４に格納される。図中
「×」「＋」と表記される乗算器７５および加算器７６
は、それぞれ２つの入力に対して乗算、加算を行い、そ
の結果を出力する。乗算器７５にはＸレジスタ７１、Ｙ
レジスタ７２の出力が与えられ、出力は乗算結果保持部
７４と加算器７６に与えられる。加算器７６には積和結
果保持部７３の出力と、乗算器７５の出力が与えられ
る。加算器７６の出力は積和結果保持部７３に入力され
ている。積和結果保持部７３および乗算結果保持部７４
から読み出されたデータはデータアクセス部６に送られ
る。
【００３４】一方、図３は仮想レジスタＲ０〜４とそれ
らに対するアクセス形態、および指定される演算種の関
係を示す図である。同図で、アクセス形態「リード」は
汎用レジスタからデータが読み出されることを指し、例
えばメモリへのストア命令、他の汎用レジスタへのムー
ブ（コピー）命令に相当する。一方、「ライト」は、例
えばメモリからレジスタへのロード命令、他の汎用レジ
スタからのムーブ（コピー）命令、その汎用レジスタへ
の即値のムーブ（書込）命令に当たる。
らに対するアクセス形態、および指定される演算種の関
係を示す図である。同図で、アクセス形態「リード」は
汎用レジスタからデータが読み出されることを指し、例
えばメモリへのストア命令、他の汎用レジスタへのムー
ブ（コピー）命令に相当する。一方、「ライト」は、例
えばメモリからレジスタへのロード命令、他の汎用レジ
スタからのムーブ（コピー）命令、その汎用レジスタへ
の即値のムーブ（書込）命令に当たる。
【００３５】１．各レジスタへのライト動作 レジスタＲ０に対してライトを行うと、その命令に含ま
れる即値データ（ｄ０とする）がそのままＸレジスタ７
１に書き込まれる。
れる即値データ（ｄ０とする）がそのままＸレジスタ７
１に書き込まれる。
【００３６】レジスタＲ１へのライトはＹレジスタ７２
への即値データ（ｄ１とする）の書き込みと同時に、ｄ
０とｄ１を用いた符号なしの積和計算を指示する。すな
わち、ｄ０とｄ１に対して乗算器７５で符号なしの乗算
が行われ、その結果と以前の積和計算の結果が加算器７
６で加算され、その結果が新たな積和計算結果として積
和結果保持部７３に格納される。レジスタＲ２へのライ
トはＲ１の場合と同様だが、演算が符号を考慮して行わ
れる。
への即値データ（ｄ１とする）の書き込みと同時に、ｄ
０とｄ１を用いた符号なしの積和計算を指示する。すな
わち、ｄ０とｄ１に対して乗算器７５で符号なしの乗算
が行われ、その結果と以前の積和計算の結果が加算器７
６で加算され、その結果が新たな積和計算結果として積
和結果保持部７３に格納される。レジスタＲ２へのライ
トはＲ１の場合と同様だが、演算が符号を考慮して行わ
れる。
【００３７】レジスタＲ３へのライトはＹレジスタ７２
への即値データ（ｄ２とする）の書き込みと同時に、ｄ
０とｄ２を用いた符号なしの乗算を指示する。すなわ
ち、ｄ０とｄ２に対して乗算器７５で符号なしの乗算が
行われ、その結果が乗算結果保持部７４に格納される。
レジスタＲ４へのライトはＲ３の場合と同様だが、符号
を考慮する。
への即値データ（ｄ２とする）の書き込みと同時に、ｄ
０とｄ２を用いた符号なしの乗算を指示する。すなわ
ち、ｄ０とｄ２に対して乗算器７５で符号なしの乗算が
行われ、その結果が乗算結果保持部７４に格納される。
レジスタＲ４へのライトはＲ３の場合と同様だが、符号
を考慮する。
【００３８】２．各レジスタからのリード動作 レジスタＲ０に対するリードを行うと、積和結果保持部
７３および乗算結果保持部７４の内容がクリアされる。
新たな積和計算の開始などに用いられる。
７３および乗算結果保持部７４の内容がクリアされる。
新たな積和計算の開始などに用いられる。
【００３９】レジスタＲ１をリードすると、積和結果保
持部７３に格納されたデータを読み出すことができる。
レジスタＲ２も同様だが、読み出しの後に積和結果保持
部７３のクリアを伴う。レジスタＲ３をリードすると、
乗算結果保持部７４に格納されたデータが読み出され
る。
持部７３に格納されたデータを読み出すことができる。
レジスタＲ２も同様だが、読み出しの後に積和結果保持
部７３のクリアを伴う。レジスタＲ３をリードすると、
乗算結果保持部７４に格納されたデータが読み出され
る。
【００４０】以上の構成により、例えば、レジスタＲ
５、Ｒ６で示されるメモリアドレスに格納されたオペラ
ンドデータに対して符号なしの乗算を行う場合、つぎの
プログラムを用いればよい。ここでは２命令しか必要と
しない。
５、Ｒ６で示されるメモリアドレスに格納されたオペラ
ンドデータに対して符号なしの乗算を行う場合、つぎの
プログラムを用いればよい。ここでは２命令しか必要と
しない。
【００４１】 ＬＤ Ｒ０，（Ｒ５） ( R0 ← men(R5) ) ＬＤ Ｒ３，（Ｒ６） ( R3 ← men(R6) ) 別の処理として、メモリに格納された一次元配列データ
どうしの積を計算し、その結果の一次元配列をメモリ格
納する符号つき積和計算を考える。
どうしの積を計算し、その結果の一次元配列をメモリ格
納する符号つき積和計算を考える。
【００４２】 ＭＯＶ Ｒ５，Ｒ０ （積和結果保持部７３のクリア） Ｌ１： ＬＤ Ｒ０，（Ｒ６＋＋） （ R0 ← men(R6), R6 ← R6+1 ） ＬＤ Ｒ２，（Ｒ７＋＋） （ R2 ← men(R7), R7 ← R7+1 ） ＣＢ Ｒ９，Ｌ１ （Ｒ９が非ゼロ時Ｌ１に分岐。判定後 R9 ← R9-1） ＮＯＰ （分岐命令のための遅延スロット） ＭＯＶ Ｒ８，Ｒ１ （結果を R8 に格納） ここでは、レジスタＲ６、Ｒ７で示されるメモリアドレ
スに格納されたオペランドデータに対して符号つき積和
計算が行われ、結果がレジスタＲ８に格納される。レジ
スタＲ９はカウンタに利用される。
スに格納されたオペランドデータに対して符号つき積和
計算が行われ、結果がレジスタＲ８に格納される。レジ
スタＲ９はカウンタに利用される。
【００４３】以上が本実施形態の内容である。本実施形
態では、レジスタＲ０〜４が実在しないためハードウエ
ア量が少なくて済む。それにも拘らず、レジスタ番号と
アクセス形態を利用して多種の演算を効率的に指定し、
かつ高速に実行することができる。また、演算種を追加
する際に命令を追加しなくてよいため、後の拡張性に富
む。プログラミングも極めて容易である。なお、本実施
形態については以下のような変形技術も考えられる。
態では、レジスタＲ０〜４が実在しないためハードウエ
ア量が少なくて済む。それにも拘らず、レジスタ番号と
アクセス形態を利用して多種の演算を効率的に指定し、
かつ高速に実行することができる。また、演算種を追加
する際に命令を追加しなくてよいため、後の拡張性に富
む。プログラミングも極めて容易である。なお、本実施
形態については以下のような変形技術も考えられる。
【００４４】（１）本実施形態では、特定の汎用レジス
タによって特定の演算種を指定し、演算の起動はデータ
存在フラグを監視して行われた。しかし、特定の汎用レ
ジスタに、演算種の指定だけでなくその演算の起動の役
割も与えれば、データ存在フラグも必須ではなくなる。
本実施形態の場合、Ｙレジスタ７２に対するライトを指
示するＲ１〜４にそうした機能を付加することができ
る。
タによって特定の演算種を指定し、演算の起動はデータ
存在フラグを監視して行われた。しかし、特定の汎用レ
ジスタに、演算種の指定だけでなくその演算の起動の役
割も与えれば、データ存在フラグも必須ではなくなる。
本実施形態の場合、Ｙレジスタ７２に対するライトを指
示するＲ１〜４にそうした機能を付加することができ
る。
【００４５】（２）本実施形態では、データ転送命令に
よって第２演算部７による演算が自動的に起動された
が、本発明は明示的な演算命令で演算を起動する従来一
般的なプログラム実行装置のアーキテクチャに適用する
ことも可能である。その場合、汎用レジスタの番号と明
示的な演算命令の組合せで数多くの演算を指定できる効
果がある。
よって第２演算部７による演算が自動的に起動された
が、本発明は明示的な演算命令で演算を起動する従来一
般的なプログラム実行装置のアーキテクチャに適用する
ことも可能である。その場合、汎用レジスタの番号と明
示的な演算命令の組合せで数多くの演算を指定できる効
果がある。
【図１】 実施形態に係るプログラム実行装置の全体構
成図である。
成図である。
【図２】 図１の第２演算部７の内部構成を示す図であ
る。
る。
【図３】 仮想レジスタＲ０〜４とそれらに対するアク
セス形態、および指定される演算種の関係を示す図であ
る。
セス形態、および指定される演算種の関係を示す図であ
る。
【図４】 従来一般的なＲＩＳＣ方式のプロセッサの構
成図である。
成図である。
１ メモリ、２ 命令フェッチ部、３ 命令デコード
部、４ レジスタ群、５演算部、６ データアクセス
部、７ 第２演算部、７１ Ｘレジスタ、７２Ｙレジス
タ、７３ 積和結果保持部、７４ 乗算結果保持部、７
５ 乗算器、７６ 加算器、Ｒ０〜４ 汎用レジスタ。
部、４ レジスタ群、５演算部、６ データアクセス
部、７ 第２演算部、７１ Ｘレジスタ、７２Ｙレジス
タ、７３ 積和結果保持部、７４ 乗算結果保持部、７
５ 乗算器、７６ 加算器、Ｒ０〜４ 汎用レジスタ。
Claims (7)
- 【請求項１】 演算を含むプログラムを実行する方法で
あって、 予め特定の汎用レジスタと演算を関連づけておき、プロ
グラムを読み込んだときにその汎用レジスタが記述され
ていれば、その汎用レジスタに関連する演算を実行する
ことを特徴とするプログラム実行方法。 - 【請求項２】 前記汎用レジスタに関連する演算を実行
する際、その汎用レジスタに格納されるデータに対して
該演算を実行する請求項１に記載のプログラム実行方
法。 - 【請求項３】 前記汎用レジスタに関連する演算を実行
する際、その汎用レジスタに対するアクセス形態を考慮
したうえで、実行すべき演算を特定する請求項１、２の
いずれかに記載のプログラム実行方法。 - 【請求項４】 演算を含むプログラムを実行する装置で
あって、 演算の対象となるデータを格納するための汎用レジスタ
と、 プログラム中に汎用レジスタが記述されているとき、予
めその汎用レジスタに関連づけられている演算を特定す
る解読手段と、 特定された演算を前記汎用レジスタに格納されたデータ
に対して行う演算手段と、 を含むことを特徴とするプログラム実行装置。 - 【請求項５】 前記解読手段はさらに、汎用レジスタに
対するアクセス形態も考慮したうえで演算を特定する請
求項４に記載のプログラム実行装置。 - 【請求項６】 前記汎用レジスタは自身に関連づけられ
た演算を指示する仮想的なレジスタである請求項４、５
のいずれかに記載のプログラム実行装置。 - 【請求項７】 前記演算手段は、データ転送命令の実行
によって前記汎用レジスタに対するデータ転送が行われ
たことを契機としてそのデータに対して前記汎用レジス
タに関連づけられた演算処理を起動する請求項４〜６の
いずれかに記載のプログラム実行装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243886A JPH1091432A (ja) | 1996-09-13 | 1996-09-13 | プログラム実行方法およびプログラム実行装置 |
| US08/926,927 US6275925B1 (en) | 1996-09-13 | 1997-09-10 | Program execution method and program execution device |
| CNB971164304A CN1154919C (zh) | 1996-09-13 | 1997-09-12 | 程序执行方法和程序执行装置 |
| TW086113264A TW364979B (en) | 1996-09-13 | 1997-09-12 | Program execution method and program execution device |
| SG9703362A SG83671A1 (en) | 1996-09-13 | 1997-09-12 | Program execution method and program executive device |
| KR1019970047108A KR19980024623A (ko) | 1996-09-13 | 1997-09-12 | 프로그램 실행 방법 및 프로그램 실행 장치 |
| HK98110563A HK1009862A1 (en) | 1996-09-13 | 1998-09-10 | Program execution method and program execution device. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243886A JPH1091432A (ja) | 1996-09-13 | 1996-09-13 | プログラム実行方法およびプログラム実行装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091432A true JPH1091432A (ja) | 1998-04-10 |
Family
ID=17110459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8243886A Pending JPH1091432A (ja) | 1996-09-13 | 1996-09-13 | プログラム実行方法およびプログラム実行装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6275925B1 (ja) |
| JP (1) | JPH1091432A (ja) |
| KR (1) | KR19980024623A (ja) |
| CN (1) | CN1154919C (ja) |
| HK (1) | HK1009862A1 (ja) |
| SG (1) | SG83671A1 (ja) |
| TW (1) | TW364979B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001109376A (ja) * | 1999-10-04 | 2001-04-20 | Toyo Commun Equip Co Ltd | 演算回路および演算プロセッサ |
| JP2021166010A (ja) * | 2020-04-08 | 2021-10-14 | 富士通株式会社 | 演算処理装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704787B1 (en) * | 1999-12-03 | 2004-03-09 | Intercard Payments, Inc. | Date of birth authentication system and method using demographic and/or geographic data supplied by a subscriber that is verified by a third party |
| US7529912B2 (en) * | 2002-02-12 | 2009-05-05 | Via Technologies, Inc. | Apparatus and method for instruction-level specification of floating point format |
| US7680990B2 (en) * | 2003-05-30 | 2010-03-16 | Hewlett-Packard Development Company, L.P. | Superword memory-access instructions for data processor |
| US20160026486A1 (en) * | 2014-07-25 | 2016-01-28 | Soft Machines, Inc. | An allocation and issue stage for reordering a microinstruction sequence into an optimized microinstruction sequence to implement an instruction set agnostic runtime architecture |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4003033A (en) * | 1975-12-22 | 1977-01-11 | Honeywell Information Systems, Inc. | Architecture for a microprogrammed device controller |
| US4112490A (en) * | 1976-11-24 | 1978-09-05 | Intel Corporation | Data transfer control apparatus and method |
| US4354228A (en) * | 1979-12-20 | 1982-10-12 | International Business Machines Corporation | Flexible processor on a single semiconductor substrate using a plurality of arrays |
| US4450519A (en) * | 1980-11-24 | 1984-05-22 | Texas Instruments Incorporated | Psuedo-microprogramming in microprocessor in single-chip microprocessor with alternate IR loading from internal or external program memories |
| JPS6261125A (ja) * | 1985-09-12 | 1987-03-17 | Matsushita Electric Ind Co Ltd | デ−タ処理装置 |
| JPS6298434A (ja) * | 1985-10-25 | 1987-05-07 | Hitachi Ltd | デ−タ処理システム |
| FR2639737B1 (fr) * | 1988-11-30 | 1991-01-11 | Bull Sa | Circuit integre de programmation dynamique |
| JP2553200B2 (ja) * | 1989-08-19 | 1996-11-13 | 富士通株式会社 | 情報処理装置 |
| JPH03276226A (ja) * | 1990-03-26 | 1991-12-06 | Toshiba Corp | 高周波プロセッサ |
| JP3164915B2 (ja) * | 1992-09-21 | 2001-05-14 | 株式会社日立製作所 | データ処理装置及びそのデータ処理方法 |
| EP0594240B1 (en) * | 1992-10-19 | 2000-01-05 | Koninklijke Philips Electronics N.V. | Data processor with operation units sharing groups of register files |
| JPH07302191A (ja) * | 1994-05-02 | 1995-11-14 | Hitachi Ltd | マイクロプロセッサおよびそのデータ変換方法 |
| US5887183A (en) * | 1995-01-04 | 1999-03-23 | International Business Machines Corporation | Method and system in a data processing system for loading and storing vectors in a plurality of modes |
| JPH08212075A (ja) * | 1995-01-31 | 1996-08-20 | Nec Corp | 情報処理装置 |
-
1996
- 1996-09-13 JP JP8243886A patent/JPH1091432A/ja active Pending
-
1997
- 1997-09-10 US US08/926,927 patent/US6275925B1/en not_active Expired - Lifetime
- 1997-09-12 CN CNB971164304A patent/CN1154919C/zh not_active Expired - Fee Related
- 1997-09-12 TW TW086113264A patent/TW364979B/zh not_active IP Right Cessation
- 1997-09-12 KR KR1019970047108A patent/KR19980024623A/ko not_active Application Discontinuation
- 1997-09-12 SG SG9703362A patent/SG83671A1/en unknown
-
1998
- 1998-09-10 HK HK98110563A patent/HK1009862A1/xx not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001109376A (ja) * | 1999-10-04 | 2001-04-20 | Toyo Commun Equip Co Ltd | 演算回路および演算プロセッサ |
| JP2021166010A (ja) * | 2020-04-08 | 2021-10-14 | 富士通株式会社 | 演算処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1177138A (zh) | 1998-03-25 |
| KR19980024623A (ko) | 1998-07-06 |
| CN1154919C (zh) | 2004-06-23 |
| SG83671A1 (en) | 2001-10-16 |
| HK1009862A1 (en) | 1999-06-11 |
| US6275925B1 (en) | 2001-08-14 |
| TW364979B (en) | 1999-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040427 |