CN113472442B - 一种相干dsp芯片的时钟处理方法及系统 - Google Patents

Abstract

本发明公开了一种相干DSP芯片的时钟处理方法及系统，涉及光纤通信技术领域，本发明提出了一种在相干DSP芯片设计中发送侧采用的DAC参考时钟完全独立于客户侧信号的时钟的技术方案，并通过在发送阶段编码填充和接收阶段的解码去填充及平滑处理过程，实现了客户侧与线路侧参考时钟各自独立。本发明的时钟方案比传统方案在芯片设计过程中实现简单，降低了对外部器件的要求，线路发送侧采用的DAC参考时钟作为一个独立自由运行的参考时钟信号，只需要满足DAC的参考时钟的频率和抖动要求，不需要与客户侧业务信号速率绑定，因此可以用较简单的时钟晶体实现。

Description

一种相干DSP芯片的时钟处理方法及系统

技术领域

本发明涉及光纤通信技术领域，具体涉及一种相干DSP芯片的时钟处理方法及系统。

背景技术

当前通信市场最大的增长驱动因素之一在于城域网、核心网和数据中心互联(DCI)领域从10G到100G及超100G传输的转变。随着100G光传输技术及通信系统的普及和商用，数字相干光通信技术逐步取代传统的IMDD方案，成为未来长距和城域高速传输的主流技术，因为它具有更好的灵敏度，更高的频谱效率，更强的抗损伤能力。相较于传统的IMDD，数字相干光通信系统利用本振光与信号光的干涉来获得信号的复振幅、偏振、频率等全部光光场信息，从而支持QPSK、16QAM等高阶调制格式。并且可以通过数字信号处理(DSP)技术对发送电信号进行整形发送以匹配光信道特征，并用DSP技术对相干探测后的电信号进行电域滤波、均衡以补偿信号经历的线性甚至非线性损伤。

目前，在相干光通信领域，发送线路侧接口一般采用DSP对待发送数字Symbol符号信号进行脉冲整形，整形后的信号以每Symbol两个采样的速率经过高采样率DAC输出：以100G PM-QPSK信号为例，在发送时通常需要以大约60G samples/s的速率发送至调制器。在芯片设计过程中，DAC的参考时钟与DAC采样率有严格的对应关系。待发送的数字信号通常从客户侧信号引入，客户侧信号来源于交换机，路由器或OTN传输设备，在实际传输系统中，最广泛使用的100G信号是100GE(103.125Gbps±100ppm)和ITU G.709定义的OTN100G OTU4(111.809974Gbps±20ppm)信号。通常在客户侧信号处理过程中，100GE信号会通过ITUG.709规定的信号映射过程映射到OTU4信号中，因此在芯片内，客户侧100GE和输入OTU4信号都会被处理为待发送的OTU4数字信号，该数字信号的处理时钟与客户侧实际输入信号之间存在严格对应关系。OTU4数字信号再经过简单的符号映射过程将比特数据流转换为QPSK或QAM符号(Symbol)数据，该符号数据率实际与OTU4信号同源，因此具有相同速率。每个符号在经过DSP发送滤波器处理后产生多倍过采样数据，过采样数据通过DAC转换输出模拟数据，与输入OTU4信号频率同源。

如图1所示，典型的相干光DSP信号传输过程包括客户侧SERDES电接口，DSP数字处理模块，线路侧高采样率DAC/ADC，极化分束和极化合束器，光调制器，90°光耦合器，光电检测器。DSP处理的信号从客户侧电接口输入，由线路侧光接口输出；或者从线路侧光接口输入，从客户侧电接口输出。在相干光通信领域中，客户侧电信号通常是串行比特流数据，线路侧光信号通常是经过相位或幅度调制后的QPSK，8QAM，16QAM等。调制后的光信号可以是单偏信号，也可以是偏振复用信号，DSP芯片的时钟系统对调制格式不敏感。

如图2所示，传统DSP的片上时钟方案中，DAC的参考时钟是通过片上或片外PLL环路提取客户侧信号速率信息，客户侧输入数据不需要速率变换，只是在经过映射和调制后，通过DAC发送。此时的DAC输出采样数据实际就是客户侧输入比特流的调制格式。ADC的参考时钟一般是由高频晶振提供，经过接收DSP处理后，产生与接收业务信号匹配的业务参考时钟。

在DSP发送侧数据通路中，为了使客户侧发送电信号能够承载在线路侧光信号上，一般DSP芯片时钟系统设计通过片内或片外PLL提取客户侧OTU4信号速率来产生线路侧DAC输出的参考时钟频率。这样线路侧DAC采样输出信号与客户侧OTU4数据信号才能保持为相同速率，信号不会因为速率差异产生溢出。由于DAC的高采样率，DAC参考时钟的频率一般都在GHz范围(DAC采样率/32)；同时DAC作为高精度模拟器件，为保证模数转换的准确性，即转换有效位数(ENOB)，对参考时钟的抖动要求也极高，通常在几十fs级别。这样就对DAC参考时钟提取的PLL电路提出很高的要求，现有片外方案一般采用高精度VCSO与外部环路滤波器进行时钟提取，成本和控制均较复杂；片内方案一般需设计一个高精度JitterAttenuator PLL来进行时钟提取，考虑到DAC参考时钟的指标要求，在片上实现相当困难，性能指标可能需要试投片进行优化。另外，在系统应用过程中，当多个相干光模块进行串联连接时，由于每个提取时钟的PLL具有相似特性，串联连接导致PLLpeaking较大，会限制最终的串联连接数目。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种相干DSP芯片的时钟处理方法及系统，简化时钟设计，降低芯片实现难度。

为达到以上目的，本发明采取的技术方案是：一种相干DSP芯片的时钟处理方法，包括以下步骤：

线路发送侧，从输入的客户侧信号中恢复客户数据和客户恢复时钟，进行客户数据成帧处理；以高于客户侧信号的速率产生DAC参考时钟，采用FIFO将客户数据从客户恢复时钟域映射到DAC参考时钟域；对客户数据进行FEC编码，通过填充空闲填充数据适配速率差；对编码后的数据帧进行数据调制、数模转换后输出为模拟信号；

线路接收侧，通过ADC工作时钟进行信号光电转换、数据解调制、数据时序恢复得到恢复的比特数据流，对恢复的比特数据流进行去填充和FEC解码处理，得到去填充的数据，进行成帧处理得到线路发送侧输入的客户数据。

在上述技术方案的基础上，所述方法还包括以下步骤：得到去填充的数据时，对去填充的数据进行平滑处理，进行成帧处理得到发送侧输入的客户数据。

在上述技术方案的基础上，对去填充的数据进行平滑处理，具体包括以下步骤：

将去填充的数据输入FIFO，FIFO的写入时钟为ADC工作时钟，当写使能有效时，写入去填充的数据到FIFO，写使能无效时，停止写操作；

FIFO的读出时钟是客户时钟，对FIFO进行连续的读操作，并比较当前FIFO水线与预设FIFO水线的差异，产生误差信号；

将误差信号输入比例积分控制器，根据误差信号差值的正负及大小产生相应的控制信号，用于提升或降低PLL的输出频率，将控制信号输出给客户参考时钟PLL，使客户参考时钟PLL根据控制信号调整客户时钟读取速率。

在上述技术方案的基础上，采用FIFO将客户数据从客户恢复时钟域映射到DAC参考时钟域，具体包括以下步骤：

FIFO的写时钟来源于客户恢复时钟，写数据来源于客户数据；FIFO的读时钟来源于DAC参考时钟；FIFO的每个地址数据宽度为W比特，FIFO的最大深度为M个FEC编码净荷，M≥4；

持续的向FIFO写入有效客户数据，通过读写地址差实时监测FIFO中当前有效数据容量；根据FIFO中有效数据是否满足FEC编码器要求，产生读有效或读禁止指示。

在上述技术方案的基础上，对客户数据进行FEC编码，通过填充空闲填充数据适配速率差，具体包括以下步骤：

根据读有效或读禁止指示进行数据填充或FIFO读处理；

当读禁止时，产生一帧空闲填充数据，空闲填充数据的长度与FEC编码数据帧长度相同，并在空闲填充数据头部加入IBW边界符，用以标识空闲填充数据帧，组成一个FEC空闲填充数据帧；

当读有效时，从FIFO中读出一帧数据，并在该帧数据头部加入DBW边界符，用以标识有效FEC数据帧；对该帧数据的净荷数据采用FEC编码器进行编码，产生校验信息，采用净荷数据和校验信息组成一个有效FEC数据帧。

在上述技术方案的基础上，对恢复的比特数据流进行去填充和FEC解码处理，得到去填充的数据，具体包括以下步骤：

对恢复的比特数据流进行FEC帧定位处理，当发现帧定界符为IBW边界符，则将该帧数据丢弃；当发现帧定界符为DBW边界符，则对该帧数据进行FEC解码处理，得到去填充的数据。

本发明还提供一种相干DSP芯片的时钟处理系统，包括：

线路发送侧包括SERDES客户侧接收接口、接收成帧处理器，FIFO速率适配器、FEC编码器、DSP发送调制处理器和数模转换器；

所述SERDES客户侧接收接口用于：从输入的客户侧信号中恢复客户数据和客户恢复时钟；

所述接收成帧处理器用于：采用客户恢复时钟进行客户数据成帧处理；

所述FIFO速率适配器用于：将客户数据从客户恢复时钟域映射到DAC参考时钟域；

所述FEC编码器用于：对客户数据进行FEC编码，通过填充空闲填充数据适配速率差；

所述DSP发送调制处理器用于：对编码后的数据帧进行数据调制；

所述数模转换器用于：以高于客户侧信号的速率产生DAC参考时钟，将数据调制后的数据帧进行数模转换后输出为模拟信号；

所述线路接收侧包括模数转换器、DSP接收解调制处理器、DSP数据恢复器、FEC解码去填充器、发送成帧处理器和SERDES客户侧发送接口；

所述模数转换器用于：通过ADC工作时钟对模拟信号进行光电转换恢复采样数据；

所述DSP接收解调制处理器用于：对恢复的采样数据进行数据解调制；

所述DSP数据恢复器用于：进行数据时序恢复得到恢复的比特数据流；

所述FEC解码去填充器用于：对恢复的比特数据流进行去填充和FEC解码处理，得到去填充的数据；

所述发送成帧处理器用于：对去填充的数据采用客户参考时钟进行客户数据成帧处理，得到线路发送侧输入的客户数据；

所述SERDES客户侧发送接口用于：将客户数据转换为串行业务信号并输出。

在上述技术方案的基础上，所述系统还包括PI控制器和客户参考时钟PLL；

所述PI控制器用于：对恢复的比特数据流进行去填充和FEC解码处理后，对去填充的缺口数据进行平滑处理，输出控制信号；

所述客户参考时钟PLL用于：根据PI控制器输出的控制信号，调整客户参考时钟的频率。

在上述技术方案的基础上，所述PI控制器包括FIFO和比例积分控制器；

所述FIFO用于：FIFO的写入时钟为ADC工作时钟，当写使能有效时，允许写入去填充的缺口数据，写使能无效时，停止写操作；FIFO的读出时钟是客户时钟，比较当前FIFO水线与预设FIFO水线的差异，产生误差信号；

所述比例积分控制器用于：接收误差信号，根据误差信号差值的正负及大小产生相应的控制信号，用于提升或降低PLL的输出频率，将控制信号输出给客户参考时钟PLL，使客户参考时钟PLL根据控制信号调整客户时钟读取速率。

在上述技术方案的基础上，所述FIFO速率适配器具体用于：

FIFO的写时钟来源于客户恢复时钟，写数据来源于客户数据；FIFO的读时钟来源于DAC参考时钟；FIFO的每个地址数据宽度为W比特，FIFO的最大深度为M个FEC编码净荷，M≥4；

持续的接收向FIFO写入的有效客户数据，通过读写地址差实时监测FIFO中当前有效数据容量；根据FIFO中有效数据是否满足FEC编码器要求，产生读有效或读禁止指示。

在上述技术方案的基础上，所述FEC编码器具体用于：

根据读有效或读禁止指示进行数据填充或FIFO读处理；

当读禁止时，产生一帧空闲填充数据，空闲填充数据的长度与FEC编码数据帧长度相同，并在空闲填充数据头部加入IBW边界符，用以标识空闲填充数据帧，组成一个FEC空闲填充数据帧；

当读有效时，从FIFO中读出一帧数据，并在该帧数据头部加入DBW边界符，用以标识有效FEC数据帧；对该帧数据的净荷数据采用FEC编码器进行编码，产生校验信息，采用净荷数据和校验信息组成一个有效FEC数据帧。

在上述技术方案的基础上，所述FEC解码去填充器具体用于：

对恢复的比特数据流进行FEC帧定位处理，当发现帧定界符为IBW边界符，则将该帧数据丢弃；当发现帧定界符为DBW边界符，则对该帧数据进行FEC解码处理，得到线路发送侧输入的客户数据。

与现有技术相比，本发明的优点在于：

本发明提出了一种在相干DSP芯片设计中发送侧采用的DAC参考时钟完全独立于客户侧信号的时钟的技术方案，并通过在发送阶段编码填充和接收阶段的解码去填充及平滑处理过程，实现了客户侧与线路侧参考时钟各自独立。本发明的时钟方案比传统方案在芯片设计过程中实现简单，降低了对外部器件的要求，线路发送侧采用的DAC参考时钟作为一个独立自由运行的参考时钟信号，只需要满足DAC的参考时钟的频率和抖动要求，不需要与客户侧业务信号速率绑定，因此可以用较简单的时钟晶体实现。

由于线路时钟独立，线路发送侧采用的DAC参考时钟没有引入PLL电路，该方案同时避免了传统DSP时钟方案在串联连接时由于PLL串联可能导致的串联数目受限问题。

附图说明

图1为背景技术中的单载波调制数字相干光纤通信系统DSP处理流程图；

图2为背景技术中的客户信号与DAC参考时钟相关的DSP时钟方案图；

图3为本发明实施例中DAC参考时钟独立于客户信号的DSP时钟方案图；

图4为本发明实施例中发送侧FIFO实现图例；

图5为本发明实施例中FEC编码器产生的发送数据帧实例图；

图6为本发明实施例中PI控制器实现图例。

具体实施方式

以下结合图对本发明的实施例作进一步详细说明。

本发明实施例提供一种相干DSP芯片的时钟处理方法，包括以下步骤：

线路发送侧，从输入的客户侧信号中恢复客户数据和客户恢复时钟，进行客户数据成帧处理；以高于客户侧信号的速率产生DAC参考时钟，采用FIFO将客户数据从客户恢复时钟域映射到DAC参考时钟域；对客户数据进行FEC编码，通过填充空闲填充数据适配速率差；对编码后的数据帧进行数据调制、数模转换后输出为模拟信号；

线路接收侧，通过ADC工作时钟进行信号光电转换、数据解调制、数据时序恢复得到恢复的比特数据流，对恢复的比特数据流进行去填充和FEC解码处理，得到去填充的数据，进行成帧处理得到线路发送侧输入的客户数据。

作为优选的实施方式，所述方法还包括以下步骤：得到去填充的数据时，对去填充的数据进行平滑处理，进行成帧处理得到发送侧输入的客户数据。

进一步的，对去填充的数据进行平滑处理，具体包括以下步骤：

将去填充的数据输入FIFO，FIFO的写入时钟为ADC工作时钟，当写使能有效时，写入去填充的数据到FIFO，写使能无效时，停止写操作；

FIFO的读出时钟是客户时钟，对FIFO进行连续的读操作，并比较当前FIFO水线与预设FIFO水线的差异，产生误差信号；

将误差信号输入比例积分控制器，根据误差信号差值的正负及大小产生相应的控制信号，用于提升或降低PLL的输出频率，将控制信号输出给客户参考时钟PLL，使客户参考时钟PLL根据控制信号调整客户时钟读取速率。

作为优选的实施方式，采用FIFO将客户数据从客户恢复时钟域映射到DAC参考时钟域，具体包括以下步骤：

FIFO的写时钟来源于客户恢复时钟，写数据来源于客户数据；FIFO的读时钟来源于DAC参考时钟；FIFO的每个地址数据宽度为W比特，FIFO的最大深度为M个FEC编码净荷，M≥4；

持续的向FIFO写入有效客户数据，通过读写地址差实时监测FIFO中当前有效数据容量；根据FIFO中有效数据是否满足FEC编码器要求，产生读有效或读禁止指示。

作为优选的实施方式，对客户数据进行FEC编码，通过填充空闲填充数据适配速率差，具体包括以下步骤：

根据读有效或读禁止指示进行数据填充或FIFO读处理；

当读禁止时，产生一帧空闲填充数据，空闲填充数据的长度与FEC编码数据帧长度相同，并在空闲填充数据头部加入IBW边界符，用以标识空闲填充数据帧，组成一个FEC空闲填充数据帧；

当读有效时，从FIFO中读出一帧数据，并在该帧数据头部加入DBW边界符，用以标识有效FEC数据帧；对该帧数据的净荷数据采用FEC编码器进行编码，产生校验信息，采用净荷数据和校验信息组成一个有效FEC数据帧。

作为优选的实施方式，对恢复的比特数据流进行去填充和FEC解码处理，得到去填充的数据，具体包括以下步骤：

对恢复的比特数据流进行FEC帧定位处理，当发现帧定界符为IBW边界符，则将该帧数据丢弃；当发现帧定界符为DBW边界符，则对该帧数据进行FEC解码处理，得到去填充的数据。

本发明实施例还提供一种相干DSP芯片的时钟处理系统，包括：

线路发送侧包括SERDES客户侧接收接口，接收成帧处理器，FIFO速率适配器，FEC编码器，DSP发送调制处理器和数模转换器；

SERDES客户侧接收接口用于：从输入的客户侧信号中恢复客户数据和客户恢复时钟；

接收成帧处理器用于：采用客户恢复时钟进行客户数据成帧处理；

FIFO速率适配器用于：将客户数据从客户恢复时钟域映射到DAC参考时钟域；

FEC编码器用于：对客户数据进行FEC编码，通过填充空闲填充数据适配速率差；

DSP发送调制处理器用于：对编码后的数据帧进行数据调制；

数模转换器用于：以高于客户侧信号的速率产生DAC参考时钟，将数据调制后的数据帧进行数模转换后输出为模拟信号；

线路接收侧包括模数转换器，DSP接收解调制处理器，DSP数据恢复器，FEC解码去填充器，发送成帧处理器和SERDES客户侧发送接口；

模数转换器用于：通过ADC工作时钟对模拟信号进行光电转换恢复采样数据；

DSP接收解调制处理器用于：对恢复的采样数据进行数据解调制；

DSP数据恢复器用于：进行数据时序恢复得到恢复的比特数据流；

FEC解码去填充器用于：对恢复的比特数据流进行去填充和FEC解码处理，得到去填充的数据；

发送成帧处理器用于：对去填充的数据采用客户参考时钟进行客户数据成帧处理，得到线路发送侧输入的客户数据；

SERDES客户侧发送接口用于：将客户数据转换为串行业务信号并输出。

作为优选的实施方式，所述系统还包括PI控制器和客户参考时钟PLL；

PI控制器用于：对恢复的比特数据流进行去填充和FEC解码处理后，对去填充的缺口数据进行平滑处理，输出控制信号；

客户参考时钟PLL用于：根据PI控制器输出的控制信号，调整客户参考时钟的频率。

作为优选的实施方式，所述PI控制器包括FIFO和比例积分控制器；

FIFO用于：FIFO的写入时钟为ADC工作时钟，当写使能有效时，允许写入去填充的缺口数据，写使能无效时，停止写操作；FIFO的读出时钟是客户参考时钟，比较当前FIFO水线与预设FIFO水线的差异，产生误差信号；

比例积分控制器用于：接收误差信号，根据误差信号差值的正负及大小产生相应的控制信号，用于提升或降低PLL的输出频率，将控制信号输出给客户参考时钟PLL，使客户参考时钟PLL根据控制信号调整客户参考时钟读取速率。

作为优选的实施方式，所述FIFO速率适配器具体用于：

FIFO的写时钟来源于客户恢复时钟，写数据来源于客户数据；FIFO的读时钟来源于DAC参考时钟；FIFO的每个地址数据宽度为W比特，FIFO的最大深度为M个FEC编码净荷，M≥4；

持续的接收向FIFO写入的有效客户数据，通过读写地址差实时监测FIFO中当前有效数据容量；根据FIFO中有效数据是否满足FEC编码器要求，产生读有效或读禁止指示。

作为优选的实施方式，所述FEC编码器具体用于：

根据读有效或读禁止指示进行数据填充或FIFO读处理；

当读禁止时，产生一帧空闲填充数据，空闲填充数据的长度与FEC编码数据帧长度相同，并在空闲填充数据头部加入IBW边界符，用以标识空闲填充数据帧，组成一个FEC空闲填充数据帧；

当读有效时，从FIFO中读出一帧数据，并在该帧数据头部加入DBW边界符，用以标识有效FEC数据帧；对该帧数据的净荷数据采用FEC编码器进行编码，产生校验信息，采用净荷数据和校验信息组成一个有效FEC数据帧。

作为优选的实施方式，所述FEC解码去填充器具体用于：

对恢复的比特数据流进行FEC帧定位处理，当发现帧定界符为IBW边界符，则将该帧数据丢弃；当发现帧定界符为DBW边界符，则对该帧数据进行FEC解码处理，得到线路发送侧输入的客户数据。

以下结合图对本发明的针对OTU4客户信号的实施例作进一步详细说明：

如图3所示，本发明实施例在线路发送中包含了SERDES客户侧收接口，接收成帧处理器，FIFO速率适配，FEC编码器，DSP发送调制处理器和数模转换器。

所述SERDES收接口从串行输入业务信号中恢复数据和客户恢复时钟，用该客户恢复时钟作为接收帧处理器的主时钟进行客户数据成帧处理。所述数模转换器以外部高频晶振(可以是片上或片外送入)作为参考源，产生DAC的主时钟，该时钟用于后续线路DSP发送数据调制和FEC编码器处理。由于客户侧和线路侧的处理时钟并非同源，接收成帧器产生的客户数据和DAC调制数据之间存在速率差异，因此将接收成帧器产生的客户数据送入到FIFO进行速率适配。

所述FIFO的实现方法如图4所示，在写入侧，写时钟来源于客户恢复时钟，写数据来源于接收成帧器输出；在读出侧，读出时钟来自于DAC主时钟。FIFO每个地址的数据宽度为W比特，FIFO的深度选择为可以容纳M个(M≥4)FEC编码净荷。所谓编码净荷，是指参与FEC编码的数据部分，来自于输入客户数据源。K个比特的编码净荷通过FEC编码器进行运算后，产生了R个比特的校验信息，K+R个比特构成完整的FEC编码数据帧。因此，FIFO深度＝M*K/W≥4。OTU接收成帧器持续的向FIFO写入有效OTU数据，FIFO控制器通过读写地址差实时监测当前FIFO中有效数据容量，即FIFO水线位置。FIFO地址水线是通过FIFO的写地址格雷码转换到读地址时钟域来生成。当FIFO中有效数据不足，不能满足FEC编码帧的数据要求时，FIFO输出读无效信号，禁止FEC编码/填充器对FIFO进行读操作。当数据量满足FEC编码的数据要求N，即N≥FEC编码净荷长，表明FIFO可以向下游FEC编码器输出一个有效数据帧，此时FIFO控制器给FEC编码/填充器发出数据有效指示，编码器开始连续读取一帧净荷数据进行编码。由于FIFO读侧时钟频率高于写侧频率，在此FIFO两侧同时读写过程中FIFO水线会下降，FIFO控制器持续监控水线位置并根据FIFO中有效数据是否仍满足FEC编码器要求决定产生读有效或读禁止指示。

所述FEC编码填充器根据FIFO输出读有效或禁止信号进行数据填充或读处理。当读禁止时，编码器产生一帧空闲填充数据，空闲填充数据的长度为K+R个比特，与FEC编码数据帧长度相同。在填充帧产生时，同时在填充数据头部加入H个比特的IBW边界符，IBW的选取应考虑DSP的调制格式，保证边界符与数据的相关性最小，同时填充帧数据并不真实参与到FEC编码过程，因此在其中的数据域中可填入伪随机序列(PRBS)以保证后续发送DSP调制处理中的0、1比特数据平衡。产生的填充帧由DSP发送处理器进行比特符号映射和调制后直接送给DAC输出。在填充帧处理过程中，FEC编码器不检查FIFO读信号状态，等该帧处理完毕后再检查决定下一帧的处理。当读有效时，编码器从FIFO中读出一帧数据，并在该帧数据头部加入H个比特的DBW边界符，DBW的选取应考虑DSP的调制格式，让边界符与数据的相关性最小并与IBW区分开，同时该帧净荷数据由FEC编码器进行编码，产生校验信息，净荷和校验信息组成一个有效FEC数据帧。产生的FEC帧由DSP发送处理器进行比特符号映射和调制后直接送给DAC输出。在FEC帧处理过程中，FEC编码器不检查FIFO读信号状态，等该帧处理完毕后再检查决定下一帧的处理。图5中表示了FEC编码填充器输出的帧样式。

所述DSP发送调制器完成编码后的数据转换为调制数据处理，由于FEC编码填充器工作于DAC主时钟域，产生的比特流也在DAC主时钟域转换为调制的QPSK或QAM I/Q符号数据流，然后通过调制滤波器进行脉冲整形，内插等操作后生成为采样数据。

所述DAC将发送调制模块输出的采样数据进行数模转换后输出为模拟调制信号，用于控制相干发送调制器对输入光信号进行调制。

如图3所示，本发明实施例在线路接收侧中包含了模数转换器，DSP接收解调制处理，DSP数据恢复，FEC解码去填充器，发送成帧处理器，SERDES客户侧收接口，PI控制器，业务参考时钟PLL。

所述ADC将相干检测后的模拟信号转换为数字采样数据，输出ADC工作主时钟和采样数据供DSP接收处理模块进行解调处理。

所述DSP接收解调器完成匹配滤波，符号时序恢复完成采样数据的时序提取，通过恒模算法或其他类似算法恢复出QPSK或QAM符号数据。

所述DSP数据恢复模块完成符号数据的频相恢复，将I/Q符号流转换到比特数据流并送给下游FEC解码去填充器进行处理。

所述FEC解码去填充器首先对输入比特数据流进行FEC帧定位处理，按照IBW和DBW的设置，通过数字相关器恢复出FEC编码的帧数据。注意由于光纤线路引入的传输损伤，经过DSP接收处理后的的比特数据流中含有较高误码率，不能直接通过比较IBW和DBW与期望值来获得帧定位指示。在帧定位过程中，首先进入帧搜索状态，通过数字相关器对数据流与期望值进行相关运算。当运算结果超过预设阈值时，认为进入帧定位预同步。之后继续对其后的数据流进行检查，对预期定界符位置(H+K+R比特后)的数据的进行相关运算，如果运算结果超过阈值则认为进入帧同步，否则重新进入帧定位搜索。在进入帧同步后，去填充器根据帧边界符对数据进行去填充操作。当发现帧定界符为IBW，则将该帧数据共计H+K+R个比特丢弃；当发现帧定界符为DBW，则将该帧数据送入到解码器进行FEC译码和纠错。译码后产生的产生的K比特信息数据就是发送侧的OTU输入的客户数据。去填充操作使连续的数据流中产生整帧的数据缺口，不利于后续客户参考时钟恢复，因此在PLL时钟恢复电路前加入PI控制器对客户数据速率信息进行平滑处理，使后续PLL电路可以采用一般的片上或片外PLL方案容易的实现。

所述PI控制器如图6所示，包含了一个FIFO和比例积分控制器，用于将ADC工作时钟域的非连续数据流转换到客户时钟域下的连续数据流。FIFO的写入时钟为ADC工作时钟，写入数据在ADC工作时钟域下不是每个时钟都有效，而是由去填充后留下的缺口进行写操作控制，当写使能有效时，写入到FIFO，在缺口位置时，写使能无效，FIFO停止写操作。FIFO的读出时钟是客户时钟，对FIFO进行连续的读操作。当两侧时钟读写数据速率平衡时，即写入速度与读取速度相同，FIFO的水线应维持在与设定的水线范围附近。由于ADC工作时钟频率高于客户时钟频率，预设置的FIFO水线应使ADC侧发生突发写入操作时，不会使FIFO产生上溢；同样的，预设值的FIFO水线应使在ADC侧出现数据缺口停止写操作时，不会产生FIFO下溢。FIFO控制器对FIFO水线进行监测，比较当前水线与预设水线的差异，产生误差信号，误差信号即当前水线与预设水线的差值。误差信号送入到比例积分控制环路中，根据误差信号差值的正负及大小产生相应的控制信号，用于提升或降低PLL的输出频率。将产生控制信号输出给PLL调整客户参考时钟的频率，也即调整客户时钟读取速率。PI控制的比例和积分系数是软件可编程的，可根据实际信号进行调整。

所述发送OTU成帧器使用客户时钟连续读出客户数据进行客户数据成帧处理，客户时钟实际与所述PLL产生的客户参考时钟同源。发送成帧器产生的客户数据送给SERDES发送接口转为串行输出业务信号。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种相干DSP芯片的时钟处理方法，其特征在于，包括以下步骤：

线路发送侧，从输入的客户侧信号中恢复客户数据和客户恢复时钟，进行客户数据成帧处理；以高于客户侧信号的速率产生DAC参考时钟，采用发送侧FIFO将客户数据从客户恢复时钟域映射到DAC参考时钟域；对客户数据进行FEC编码，通过填充空闲填充数据适配速率差；对编码后的数据帧进行数据调制、数模转换后输出为模拟信号；

线路接收侧，通过ADC工作时钟进行信号光电转换、数据解调制、数据时序恢复得到恢复的比特数据流，对恢复的比特数据流进行去填充和FEC解码处理，得到去填充的数据，进行成帧处理得到线路发送侧输入的客户数据。

2.如权利要求1所述的方法，其特征在于，所述方法还包括以下步骤：得到去填充的数据时，对去填充的数据进行平滑处理，进行成帧处理得到发送侧输入的客户数据。

3.如权利要求2所述的方法，其特征在于，对去填充的数据进行平滑处理，具体包括以下步骤：

将去填充的数据输入接收侧FIFO，接收侧FIFO的写入时钟为ADC工作时钟，当写使能有效时，写入去填充的数据到接收侧FIFO，写使能无效时，停止写操作；

接收侧FIFO的读出时钟是客户时钟，对接收侧FIFO进行连续的读操作，并比较当前接收侧FIFO水线与预设接收侧FIFO水线的差异，产生误差信号；

将误差信号输入比例积分控制器，根据误差信号差值的正负及大小产生相应的控制信号，用于提升或降低PLL的输出频率，将控制信号输出给客户参考时钟PLL，使客户参考时钟PLL根据控制信号调整客户时钟读取速率。

4.如权利要求1所述的方法，其特征在于，采用FIFO将客户数据从客户恢复时钟域映射到DAC参考时钟域，具体包括以下步骤：

发送侧FIFO的写时钟来源于客户恢复时钟，写数据来源于客户数据；发送侧FIFO的读时钟来源于DAC参考时钟；发送侧FIFO的每个地址数据宽度为W比特，发送侧FIFO的最大深度为M个FEC编码净荷，M≥4；

持续的向发送侧FIFO写入有效客户数据，通过读写地址差实时监测发送侧FIFO中当前有效数据容量；根据发送侧FIFO中有效数据是否满足FEC编码器要求，产生读有效或读禁止指示。

5.如权利要求4所述的方法，其特征在于，对客户数据进行FEC编码，通过填充空闲填充数据适配速率差，具体包括以下步骤：

根据读有效或读禁止指示进行数据填充或发送侧FIFO读处理；

当读禁止时，产生一帧空闲填充数据，空闲填充数据的长度与FEC编码数据帧长度相同，并在空闲填充数据头部加入IBW边界符，用以标识空闲填充数据帧，组成一个FEC空闲填充数据帧；

当读有效时，从发送侧FIFO中读出一帧数据，并在该帧数据头部加入DBW边界符，用以标识有效FEC数据帧；对该帧数据的净荷数据采用FEC编码器进行编码，产生校验信息，采用净荷数据和校验信息组成一个有效FEC数据帧。

6.如权利要求5所述的方法，其特征在于，对恢复的比特数据流进行去填充和FEC解码处理，得到去填充的数据，具体包括以下步骤：

对恢复的比特数据流进行FEC帧定位处理，当发现帧定界符为IBW边界符，则将该帧数据丢弃；当发现帧定界符为DBW边界符，则对该帧数据进行FEC解码处理，得到去填充的数据。

7.一种相干DSP芯片的时钟处理系统，其特征在于，包括：

线路发送侧包括SERDES客户侧接收接口、接收成帧处理器，发送侧FIFO速率适配器、FEC编码器、DSP发送调制处理器和数模转换器；

所述SERDES客户侧接收接口用于：从输入的客户侧信号中恢复客户数据和客户恢复时钟；

所述接收成帧处理器用于：采用客户恢复时钟进行客户数据成帧处理；

所述发送侧FIFO速率适配器用于：将客户数据从客户恢复时钟域映射到DAC参考时钟域；

所述FEC编码器用于：对客户数据进行FEC编码，通过填充空闲填充数据适配速率差；

所述DSP发送调制处理器用于：对编码后的数据帧进行数据调制；

所述数模转换器用于：以高于客户侧信号的速率产生DAC参考时钟，将数据调制后的数据帧进行数模转换后输出为模拟信号；

线路接收侧包括模数转换器、DSP接收解调制处理器、DSP数据恢复器、FEC解码去填充器、发送成帧处理器和SERDES客户侧发送接口；

所述模数转换器用于：通过ADC工作时钟对模拟信号进行光电转换恢复采样数据；

所述DSP接收解调制处理器用于：对恢复的采样数据进行数据解调制；

所述DSP数据恢复器用于：进行数据时序恢复得到恢复的比特数据流；

所述FEC解码去填充器用于：对恢复的比特数据流进行去填充和FEC解码处理，得到去填充的数据；

所述发送成帧处理器用于：对去填充的数据采用客户参考时钟进行客户数据成帧处理，得到线路发送侧输入的客户数据；

所述SERDES客户侧发送接口用于：将客户数据转换为串行业务信号并输出。

8.如权利要求7所述的系统，其特征在于，所述系统还包括PI控制器和客户参考时钟PLL；

所述PI控制器用于：对恢复的比特数据流进行去填充和FEC解码处理后，对去填充的缺口数据进行平滑处理，输出控制信号；

所述客户参考时钟PLL用于：根据PI控制器输出的控制信号，调整客户参考时钟的频率。

9.如权利要求8所述的系统，其特征在于，所述PI控制器包括接收侧FIFO和比例积分控制器；

所述接收侧FIFO用于：接收侧FIFO的写入时钟为ADC工作时钟，当写使能有效时，允许写入去填充的缺口数据，写使能无效时，停止写操作；接收侧FIFO的读出时钟是客户时钟，比较当前接收侧FIFO水线与预设接收侧FIFO水线的差异，产生误差信号；

所述比例积分控制器用于：接收误差信号，根据误差信号差值的正负及大小产生相应的控制信号，用于提升或降低PLL的输出频率，将控制信号输出给客户参考时钟PLL，使客户参考时钟PLL根据控制信号调整客户时钟读取速率。

10.如权利要求7所述的系统，其特征在于，所述FIFO速率适配器具体用于：

发送侧FIFO的写时钟来源于客户恢复时钟，写数据来源于客户数据；发送侧FIFO的读时钟来源于DAC参考时钟；发送侧FIFO的每个地址数据宽度为W比特，发送侧FIFO的最大深度为M个FEC编码净荷，M≥4；

持续的接收向发送侧FIFO写入的有效客户数据，通过读写地址差实时监测发送侧FIFO中当前有效数据容量；根据发送侧FIFO中有效数据是否满足FEC编码器要求，产生读有效或读禁止指示。

11.如权利要求10所述的系统，其特征在于，所述FEC编码器具体用于：

根据读有效或读禁止指示进行数据填充或发送侧FIFO读处理；

当读禁止时，产生一帧空闲填充数据，空闲填充数据的长度与FEC编码数据帧长度相同，并在空闲填充数据头部加入IBW边界符，用以标识空闲填充数据帧，组成一个FEC空闲填充数据帧；

当读有效时，从发送侧FIFO中读出一帧数据，并在该帧数据头部加入DBW边界符，用以标识有效FEC数据帧；对该帧数据的净荷数据采用FEC编码器进行编码，产生校验信息，采用净荷数据和校验信息组成一个有效FEC数据帧。

12.如权利要求11所述的系统，其特征在于，所述FEC解码去填充器具体用于：

对恢复的比特数据流进行FEC帧定位处理，当发现帧定界符为IBW边界符，则将该帧数据丢弃；当发现帧定界符为DBW边界符，则对该帧数据进行FEC解码处理，得到线路发送侧输入的客户数据。

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