CN100395970C

CN100395970C - 数据通信系统中数字式时钟恢复装置

Info

Publication number: CN100395970C
Application number: CNB031100376A
Authority: CN
Inventors: 肖长贵; 卫晓红
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2003-04-09
Filing date: 2003-04-09
Publication date: 2008-06-18
Anticipated expiration: 2023-04-09
Also published as: CN1536804A

Abstract

本发明提供一种数字式任意速率时钟恢复装置，包括：鉴频器，用于存储接收的数据，并将接收的数据通过发送时钟发送，所述鉴频器包括存储器，以在接收的数据与发送的数据的时钟有偏差时，保证数据不丢失和不发送无效数据；时钟提取装置，耦合到所述鉴频器，用于提取所述接收数据的时钟；时钟生成装置，耦合到所述鉴频器和所述时钟提取装置，用于根据所述时钟提取装置的结果产生发送时钟，所述发送时钟控制所述鉴频器发送接收的数据。本发明提高了系统带宽利用率。

Description

数据通信系统中数字式时钟恢复装置

技术领域

本发明涉及数据通信，数据通信系统中数字式时钟恢复装置。

背景技术

DWDM(Dense Wavelenth Division Multiplexing密集波分复用)产品实现对业务透明传送，如将多个低速业务汇聚成一个高速业务用一个波长传送可以提高带宽利用率。在国家城域OADM(Optical Add/DropMultiplexer光分差复用设备)环网标准报批稿中提出OTU(OpticalTransponder Unit光转发器单元)单板支持多业务复用解复用功能，要求提供SDH(Synchronous Digital Hierarchy同步数字体系)业务、以太网业务、其他业务(包括FC(Fibre Channe光纤通道)、FICON(FibreConnection光纤连接)、ESCON(Enterprise Systems Connection企业系统互连协议)、Digital Vedio等)。因此，有多种任意速率汇聚的需求，即实现多个非常规业务的接入，如ESCON、FDDI(光纤分布数据接口)、DTV(清晰数字电视)、FC、FICON、GE(Gigabit Ethernet千兆以太网)、HDTV(高清晰数字电视)，甚至SDH/SONET(SynchronousDigital Hierarchy同步数字体系/Synchronous Optical Network同步光网络)、ATM(Asynchronous Transfer Mode异步转移模式)、PDH等光传送业务汇聚，提高带宽利用率的需求。但当多个低速支路业务汇聚到一个高速业务，时钟再生后会丢失支路业务的时钟信息，在接收侧需要完成对业务的实时跟踪，就必须恢复出支路业务的时钟。

目前异步传送系统的一些数据业务传送如FE(快速以太网)、GE、ESCON(Enterprise Systems Connection企业系统互连协议)等，采用速率适配方法。图1描绘了现有技术的数据通信系统中采用速率适配方法的时钟装置。在本装置中，利用提取得到的接收时钟先将所接收的数据存放到先入先出缓存(FIFO)，再利用本地的发送时钟，将缓存中数据送出，由于本地发送时钟和接收时钟有偏差，使缓存FIFO可能出现空或满，当FIFO出现空，系统的控制装置(未示出)向FIFO中插入一定数量的业务规定的格式空闲包，当FIFO出现满，则系统要求接收的上游节点暂时停发数据，直到FIFO状态正常。

此方案在处理过程中必须对业务进行处理，空闲包应该插在一个数据包结束和下一个数据包的开始，同时插入空闲包的格式需要参考不同的业务，因而此方法只能实现单一数据业务传送，不能实现任意业务的数据传送。

上面提到目前的数据传送需要有多种任意速率汇聚的需求，即实现多个非常规业务的接入，如ESCON、FDDI(光纤分布数据接口)、DTV(清晰数字电视)、FC、FICON、GE(千兆以太网)、HDTV(高清晰数字电视)，甚至SDH/SONET、ATM、PDH等光传送业务汇聚，提高带宽利用率的需求。但当多个低速支路业务汇聚到一个高速业务，时钟再生后会丢失支路业务的时钟信息，在接收侧需要完成对业务的实时跟踪，就必须恢复出支路业务的时钟。因此，时钟不仅应能够提供任意速率业务时钟恢复的功能，而且对于每一路业务都应是任意速率业务可配的。

发明内容

为了解决现有技术的上述问题，本发明提供了一种数字式任意速率时钟恢复装置，其特征在于，包括：

鉴频器，用于存储接收的数据，并将所述接收的数据通过发送时钟发送，所述鉴频器包括存储器，以在接收数据与发送数据的时钟有偏差时，保证数据不丢失和不发送无效数据，所述的鉴频器还包括滤抖处理装置，用于滤除所述接收数据和所述发送数据的时钟频率差引起的抖动；

时钟提取装置，耦合到所述鉴频器，用于提取所述接收数据的时钟；

时钟生成装置，耦合到所述鉴频器和所述时钟提取装置，用于根据所述时钟提取装置的结果产生发送时钟，所述发送时钟控制所述鉴频器发送所述接收的数据。

优选地，所述鉴频器内部的存储器，包括FIFO存储器。

可选地，所述的时钟提取装置包括数字信号处理器，用于实现数字滤波、信号处理和算法处理。

优选地，所述的时钟生成装置包括直接数字合成器，用于根据所述时钟提取装置的控制字的值产生任意频率的信号。

可选地，所述的时钟生成装置还包括：时钟整形装置，包括低通滤波器，用于滤除时钟频率以外的谐波；和波形转换装置，用于将滤波后的时钟信号变换为所需要的时钟信号。

优选地，所述的低通滤波器为椭圆型滤波器。

优选地，所述的滤抖处理装置包括低通滤波器。

可选地，所述的滤抖处理装置包括均值计算装置，用于将所述接收数据和所述发送数据的时钟频率差求均值。

优选地，所述均值计算装置包括采样装置，根据预定的周期，所述鉴频器输出的表示所述接收数据和所述发送数据的时钟频率差的信号采样，和加法器，用于将所述信号采样求均值。

本发明还提供一种数字式任意速率时钟恢复方法，用于在通信装置中恢复时钟，所述装置包括鉴频器，所述鉴频器包括FIFO；所述装置还包括根据接收数据提取发送时钟的时钟提取装置和由所述时钟提取装置控制而生成发送时钟的时钟生成装置，其特征在于，包括步骤：

设置所述FIFO的水线初始值，

计算所述FIFO的水线值，

监控所述FIFO水线值的变化，此步骤还包括滤除所述FIFO水线值的变化的抖动，

当所述FIFO水线值不变化，不调整所述时钟生成装置生成的发送时钟的频率；

当所述FIFO水线值增加，增加所述时钟生成装置生成的发送时钟的频率；

当所述FIFO水线值减少，减少所述时钟生成装置生成的发送时钟的频率。

优选地，所述滤除所述FIFO水线值的变化的抖动的步骤具体包括：

步骤1：利用FPGA滤除所述FIFO水线值的变化的抖动；

步骤2：利用N阶有限长冲激响应FIR滤波器滤除所述FIFO水线值的变化的抖动。

可选地，设定接收数据的标准业务速率对应的发送速率为发送时钟的频率。

可选地，所述时钟生成装置包括直接数字合成器，其特征在于，还包括步骤，根据所述接收数据的标准业务速率确定的发送时钟的频率设定所述直接数字合成器频率控制字的初始值，根据所述接收数据的码速率调整所述直接数字合成器频率控制字的值，所述频率控制字用于控制所述直接数字合成器输出的频率，所述频率控制字的初始值使所述直接数字合成器输出所述标准业务速率。

优选地，所述的时钟提取装置包括数字信号处理器；所述不调整发送时钟的频率的步骤包括不改变输入所述直接数字合成器的频率控制字的值的步骤，所述频率控制字用于控制所述直接数字合成器输出的频率；和所述增加发送时钟的频率的步骤包括减小或增加所述直接数字合成器输出的频率控制字的值的步骤；和

所述减少发送时钟的频率的步骤包括增加或减少所述直接数据合成器输出的频率控制字的值的步骤。

本发明通过跟踪接收时钟变化，调整发送时钟，保证发送数据实时跟踪接收数据。整个设计方案均由数字器件实现。本发明的鉴频器用缓存器实现，当接收时钟与发送时钟不同步，引起FIFO水线变化，通过DSP处理调整发送时钟，使之与接收时钟同步。除此之外，通过DDS解决了任意频率的设置和任意频偏要求的难题，通过编程实现滤波功能，滤除传输过程中引入的高频抖动，使恢复时钟在抖动抑制方面有了更好的性能。

本发明的数字式任意速率时钟恢复装置解决了现有技术的不足，解决了下行方向任意业务速率恢复且每一业务端口任意可配的问题，从而使下行方向任意业务速率与上行对应的业务速率同步，达到多路任意低速业务汇聚，最终提高带宽利用率的目的。

附图说明

图1描绘现有技术异步传送系统的数据业务的速率适配的装置的原理框图；

图2描绘本发明实施方案的数字式n路任意速率时钟恢复装置的原理框图；

图3描绘本发明实施方案的n路任意速率时钟恢复设计方案信号流向图；

图4描绘本发明的鉴频数据滤抖处理方法示意图；

图5描绘本发明的DSP分时处理方法及算法流程图；

图6描绘本发明的4路任意速率业务恢复时钟方案的原理方框图。

具体实施方式

为了更好的阐述本发明，以便于本领域技术人员实施本发明，现结合实施例描述本发明。

图2描绘了本发明的实施方案的数字式任意速率时钟恢复装置的原理图。本发明的数字式任意速率时钟恢复装置通过跟踪接收时钟变化，调整发送时钟，保证发送数据能实时跟踪接收数据。整个装置均由数字器件实现。该装置中，鉴频部分利用缓存器FIFO实现，当接收时钟与发送时钟不同步，引起FIFO水线变化，通过将变化情况反馈给数字信号处理器，数字信号处理器输出调整信号调整发送时钟与接收时钟同步，且通过直接数字频率合成技术解决了任意频点设置及任意频偏要求的难题。利用高速数字信号处理功能模块，通过软件编程，使得每路通道不但任意业务可配，而且通过编程实现滤波功能，滤除传输过程中引入的高频抖动，使恢复时钟在抖动抑制方面有了更好的性能。图中n代表图中所描会的业务可以有n路，其中只有DSP和晶振可以共用，其他都需n个，其中n大于等于1。

参照图2，本发明技术方案主要功能是完成对客户侧业务发送速率的实时跟踪，以完成对任意速率业务的处理。本发明的装置主要由以下四个部分组成：鉴频处理部件10，数字信号处理器20(DSP，Digital signalprocess)，直接数字合成器30(DDS，Direct digital synthesis)，滤波器(未示出)，在本发明的实施例中是椭圆滤波器。首先，接收的数据5进入鉴频处理部件，在本实施方案中是先入先出缓存(FIFO)10。本发明中，鉴频处理部件10作为水线差值处理部分，是由FPGA实现的。鉴频数据的进入和读出导致FPGA中的FIFO水线差值(FIFO读写指针差)的变化。为了使FIFO不上下溢，在本实施方案中，置FIFO10中的数据为半满状态。如果接受时钟频率大于发送时钟频率，则接收FIFO的数据要多于读出数据的速率，FIFO水线值就会增大，为了不使FIFO水线值上溢，就必须增大发送时钟速率，通过DSP20的时钟算法增大DDS30频率控制字，从而增大发送时钟频率；由于发送时钟频率增大到大于接收时钟频率，此时接收FIFO的数据要少于读出的数据，因此FIFO水线值会降低，直到读出数据的频率等于接受数据的频率，即发送时钟的频率等于接受时钟的频率，FIFO水线值才会保持在一个定值不变，并且通过DSP时钟算法运算，此FIFO值所对应的发送时钟频率一定等于接受时钟频率，即此时的发送时钟与接受时钟同步。这就是FIFO鉴频及DSP算法调频的原理。

参照图3，描绘本发明实施方案的n路任意速率时钟恢复设计方案信号流向图。同时，也参照图2。首先，接收的数据5进入鉴频处理部件，在本实施方案中是先入先出缓存(FIFO)10，进行鉴频处理310。鉴频处理310包括利用鉴频处理部件10进行水线差值处理315，然后将处理后的数据滤抖动处理318，在本发明的实施例中，包括两级滤抖处理：一级滤波是利用FPGA，以FPGA的处理周期(20ns)为采样点间隔，以锯齿波的频率的2^N为单位对水线值进行采样，并求取平均值实现，二级滤波是利用DSP编程实现，包括FIR滤波器(有限长冲激响应滤波器)，所述滤波器用来滤除经过一级滤波之后的数据低频抖动，该抖动来自于上行业务本身的抖动。然后，将获得的去除低频抖动的鉴频均值由DSP进行时钟算法处理320，以生成频率控制字，控制DDS频率合成器在步骤330生成发送时钟。该发送时钟经低通滤波340后产生较干净的具有发送时钟频率的正弦波，然后，通过比较器在步骤350生成时钟方波信号。

在本发明的具体实施例中，接收数据的业务速率是20MHz，FIFO初始值为A，DDS频率在20MHz对应的控制字为0x111111111111，即根据接收信号的标准业务速率确定的发送时钟的频率设定所述DDS频率控制字的初始值，此时，设定接收信号的标准业务速率为发送时钟的频率，DDS输出时钟速率为20MHz，因此，接受时钟与发送时钟频率相同，FIFO值为A这个定值不变。在由于各种原因，如温度的变化或其它振荡器参数的变化使接收数据时钟频率高于发送时钟速率Cppm时，FIFO水线值会增大，DSP根据FIFO水线值的增大的速率，根据预定算法，使发送时钟频率增大；而在发送时钟频率增大，引起FIFO水线值减小；FIFO水线值减小，通过DSP时钟算法，又会引起输出频率控制字会减小，则发送时钟频率又会减小，这种动态调节一直持续到发送时钟与接受时钟同频，此时FIFO水线值会维持在一个定值A+D处不变，DDS频率控制字会增大为0x11111C4060D1，此时接受时钟与发送时钟同步。虽然这里的例子为速率20MHz，实际上，在ESCON业务，即存储网接口业务，标准速率为200M。本发明也可用于这种情况。

下面，分别对各部分进行详细描述。

FIFO鉴频器10的处理过程310：

本实施例的鉴频部分10由逻辑编程实现。鉴频数据就是FIFO水线差值(FIFO读写指针差)。鉴频数据可反映当前接收时钟与发送时钟是否同步。实现原理如下：如果鉴频数据恒为定值，此时接受时钟与发送时钟同频率，即同步。如果鉴频数据不断减小，说明发送时钟频率大于接受时钟频率；如果鉴频数据不断增加，说明发送时钟频率小于接受时钟频率。为防止数据在FIFO中上下溢，通常置FIFO水线差值为与上、下限有一定余量的值，假设为中间值。例如，设FIFO中间值为A，当鉴频数据不断增加，FIFO水线值就会增大，通过DSP时钟算法增大DDS频率控制字，从而增大发送时钟频率防止FIFO水线值上溢；由于发送时钟频率增大，此时写入FIFO的数据会少于读出的数据，因此FIFO水线值会降低，直到读出数据的频率等于接受数据的频率，即发送时钟的频率等于接受时钟的频率，FIFO水线值才会保持在一个定值不变，并且通过DSP时钟算法运算，此FIFO值所对应的发送时钟频率一定等于接受时钟频率，即此时的发送时钟与接受时钟同步。这就是FIFO鉴频及DSP算法调频的原理。

图4是鉴频数据滤抖处理方法示意图，FIFO既有读时钟又有写时钟，写时钟与读时钟为不同频率，且数据以突发的形式传送，由于写的速率远大于读的时钟，当上下行业务同步时，FIFO水线差值为频率、幅值都相同的锯齿波，水线值的反复变化使得锁相环路跟踪困难，且抖动很大。因此，需对FIFO水线值进行滤抖处理。方法如图4所示：“以锯齿波周期为单位对水线值进行采样，并求取平均值。采样点数为2^N(N取整数)。由于传输过程中会引入各种干扰，为使FIFO不上下溢，即不允许丢数据，我们取FIFO长度要适当，才能容忍各种抖动引起FIFO中数据的骤增或骤减。

在本发明的另一个实施方案中，在FIFO中，写时钟为50M×32bit/s，相当于1.6Gbit/s的带宽。读时钟为业务恢复时钟，数据以突发的形式传送，且burst长度为64×8bit。由于写的速率远大于读的时钟，当上下行业务同步时，FIFO水线差值为频率、幅值都相同的锯齿波，水线值的反复变化使得锁相环路跟踪困难，且抖动很大。在本实施方案中，需对FIFO水线值进行滤抖处理，因此，在DSP中，以锯齿波的频率的2^N为单位对水线值进行采样，并求取平均值。采样点数为2^N(N取整数)。由于传输过程中会引入各种干扰，为使FIFO不上下溢，必须考虑FIFO的长度和DSP及DDS处理速度和可能的抖动的范围，本实施方案取FIFO长度为512×16bit来容忍各种抖动引起的FIFO中数据骤增或骤减。

DSP20部分：

本发明中，DSP20部分包括处理业务传输中会引入随机抖动的抖动处理装置，这是由一个DSP实现的14阶FIR(有限冲激响应)滤波器来实现的。这实际上考虑了DSP的处理能力与需要处理的抖动的精度等因素确定的，也可用其它滤波器，包括数字和模拟滤波器，但数字滤波器具有易编程的特点。将鉴频结果经过该14阶FIR滤波器后滤除抖动。经过滤波之后，DSP输出调整字控制DDS最终输出与业务时钟同步的恢复时钟。由于本方案使用单片DSP处理多个通道鉴频数据，因此滤波采用分时处理，且分时向DDS输出DDS调整字。而且该部分算法由软件编程实现，不同的业务速率及业务允许频偏可通过软件设置不同参数来满足，参数的可配决定了业务的可配。图5描绘本发明的DSP分时处理方法及算法流程图。即，DSP20首先处理通道1的FIR滤波并进行锁频算法，然后处理通道2的FIR滤波并进行锁频算法。依次处理各通道，进行FIR滤波并进行锁频算法。

DDS30部分：

虽然图2仅示出一个DDS及一个FIFO，本实施方案，可用于多路任意速率业务汇聚，因此，时钟功能模块输出的参考时钟频率跨度很大，从20MHz-125MHz。通常，DDS时钟输出范围很宽(主要取决于器件的速度和奈奎斯特准则)，可通过改变频率调整字改变输出的时钟频率，根据DDS的特点，频率输出可精确到微Hz。在此方案中，通过DSP给出初始频率调整字设置DDS输出时钟为业务的中心频点，如果上行业务速率不在中心频点，则DSP将鉴相数据处理后转换为频率调整量加入初始频率调整字，重新送给DDS寄存器，从而实现输出时钟的调整、跟踪上行业务时钟变化。DDS器件系统时钟可由外部晶振提供，由于DDS内部包括4到20倍的倍频器，因此具有晶振选择范围很宽的优点。

滤波器和倍频器部分(在图3及图6中有示意)：

DDS芯片的DAC输出的时钟信号在除输出所要频点之外的频谱上还有分量，因此，我们要将其他的输出频率分量滤除，因此在DAC(数/模转换)输出端加低通滤波器。由于我们所需时钟信号为方波，因此我们要将DDS的DAC输出的正弦波信号转换为方波。DDS芯片内部自带了比较器，可将正弦波转化为方波，输出需要的时钟信号。

图6描绘本发明的实施例的4路任意速率业务恢复时钟方案的原理方框图。其中，包括分别用于4个通道的4个FIFO鉴频处理，分别用于4个通道的4个滤抖处理器(可集成于DSP和FPGA中)和一个DSP，DSP通过分时控制分别用于4个通道，DSP用于完成FIR滤波和锁频算法，然后，控制4个DDS产生4路发送时钟频率的信号，通过滤波和整形产生4路通道的发送时钟。

本发明经过MATLAB仿真，证明其效果切实可行。本发明可用于N路任意速率业务汇聚产品。

以上所述，仅为本发明的实施例而已，其中所描述的装置和方法都只是用做举例，非因此即局限本发明的权利范围，凡运用本发明说明书及附图内容的等效变化，均包含于本发明的权利要求范围内。

Claims

1.一种数字式任意速率时钟恢复装置，其特征在于，包括：

2.如权利要求1所述的数字式任意速率时钟恢复装置，其特征在于，所述鉴频器内部的存储器，包括FIFO存储器。

3.如权利要求1所述的数字式任意速率时钟恢复装置，其特征在于，所述的时钟提取装置包括数字信号处理器，用于实现数字滤波、信号处理和算法处理。

4.如权利要求1或3所述的数字式任意速率时钟恢复装置，其特征在于，所述的时钟生成装置包括直接数字合成器，用于根据所述时钟提取装置的控制字的值产生任意频率的信号。

5.如权利要求4所述的数字式任意速率时钟恢复装置，其特征在于，所述的时钟生成装置还包括：时钟整形装置，包括低通滤波器，用于滤除时钟频率以外的谐波；和波形转换装置，用于将滤波后的时钟信号变换为所需要的时钟信号。

6.如权利要求5所述的数字式任意速率时钟恢复装置，其特征在于，所述的低通滤波器为椭圆型滤波器。

7.如权利要求1所述的数字式任意速率时钟恢复装置，其特征在于，所述的滤抖处理装置包括低通滤波器。

8.如权利要求7所述的数字式任意速率时钟恢复装置，其特征在于，所述的滤抖处理装置包括均值计算装置，用于将所述接收数据和所述发送数据的时钟频率差求均值。

9.如权利要求8所述的数字式任意速率时钟恢复装置，其特征在于，所述均值计算装置包括采样装置，根据预定的周期，所述鉴频器输出的表示所述接收数据和所述发送数据的时钟频率差的信号采样，和加法器，用于将所述信号采样求均值。

10.一种数字式任意速率时钟恢复方法，用于在通信装置中恢复时钟，所述装置包括鉴频器，所述鉴频器包括FIFO；所述装置还包括根据接收数据提取发送时钟的时钟提取装置和由所述时钟提取装置控制而生成发送时钟的时钟生成装置，其特征在于，包括步骤：

设置所述FIFO的水线初始值，

计算所述FIFO的水线值，

11.如权利要求10的数字式任意速率时钟恢复方法，其特征在于，所述滤除所述FIF0水线值的变化的抖动的步骤具体包括：

步骤1：利用FPGA滤除所述FIF0水线值的变化的抖动；

12.如权利要求10的数字式任意速率时钟恢复方法，其特征在于，还包括步骤，设定接收数据的标准业务速率对应的发送速率为发送时钟的频率。

13.如权利要求12的数字式任意速率时钟恢复方法，所述时钟生成装置包括直接数字合成器，其特征在于，还包括步骤，根据所述接收数据的标准业务速率确定的发送时钟的频率设定所述直接数字合成器的频率控制字的初始值，根据所述接收数据的码速率调整所述直接数字合成器的频率控制字的值，所述频率控制字用于控制所述直接数字合成器输出的频率，所述频率控制字的初始值使所述直接数字合成器输出所述标准业务速率。

14.如权利要求13的数字式任意速率时钟恢复方法，其特征在于，所述的时钟提取装置包括数字信号处理器；

所述不调整发送时钟的频率的步骤包括不改变输入所述直接数字合成器的频率控制字的值的步骤，所述频率控制字用于控制所述直接数字合成器输出的频率；

所述增加发送时钟的频率的步骤包括减小或增加所述数字信号处理器输出的频率控制字的值的步骤；和

所述减少发送时钟的频率的步骤包括增加或减少所述数字信号处理器输出的频率控制字的值的步骤。