KR100225727B1 - 데이타 처리장치(Data processing system) - Google Patents

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KR100225727B1
KR100225727B1 KR1019950029353A KR19950029353A KR100225727B1 KR 100225727 B1 KR100225727 B1 KR 100225727B1 KR 1019950029353 A KR1019950029353 A KR 1019950029353A KR 19950029353 A KR19950029353 A KR 19950029353A KR 100225727 B1 KR100225727 B1 KR 100225727B1
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사토루 소노베
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

본 발명은 버스트 액세스용 제어와 데이터 처리장치와 메모리 사이의 핸드쉐이크를 간이 고속화하고, 고속 시스템이 구축가능한 데이터 처리장치의 제공을 목적으로 한다.
본 발명은 기억 장치에 대하여 최초 어드레스만을 출력하고, 버스트 요구신호를 액티브로 하여 최초의 어드레스로부터 복수 데이터를 순차적으로 액세스하는 버스트 액세스 기능을 구비한 데이터 처리장치에 있어서, 메모리 영역을 소정 사이즈의 1 또는 복수의 메모리 블록으로 분할하고, 메모리 블록 단위로 버스트 액세스를 수행하는가의 정보를 기억하는 레지스터와, 어드레스를 입력하여 액세스되는 메모리 영역이 어느쪽의 메모리 블록에 대응하는가를 디코드하는 디코더를 구비하고, 액세스 대상의 메모리 블록에 대하여 레지스터내의 대응하는 정보가 버스트 액세스로 설정되어 있는 경우에 버스트 요구 신호를 액티브로 하는 것을 구성으로 한다.
제1도를 참조하기 바람.

Description

데이터 처리장치
제1도는 본 발명의 데이터 처리장치의 제1실시예의 구성을 나타내는 블록도이다.
제2도는 본 발명의 데이터 처리장치에 있어서의 액세스 모드 지정 레지스터의 구성을 나타내는 블록도이다.
제3도는 본 발명의 제1실시예에 있어서의 버스트(burst) 액세스의 타이밍챠트이다.
제4도는 본 발명의 데이터 처리장치의 제2실시예의 구성을 나타내는 블록도이다.
제5도는 본 발명의 데이터 처리장치의 제2실시예에 있어서의 버스트 액세스의 타이밍챠트이다.
제6도는 종래의 데이터 처리장치의 구성예를 나타내는 블록도이다.
제7도는 종래예에 있어서의 버스트 액세스의 타이밍챠트이다.
* 도면의 주요부분에 대한 부호의 설명
10, 11, 12 : 마이크로컴퓨터 20, 21 : 인스트럭션/데이터 메모리
22 : 인스트럭션(instruction) 메모리 30 : 데이터 메모리
40, 42 : 어드레스 버스 41 : 어드레스/데이터 버스
50, 52 : 데이터 버스 51 : 인스트럭션 버스
70, 90 : 시스템 클럭(SYSCLK)
71, 82 : 데이터 스트로브(strobe) 신호(DSTB-)
72, 83 : 버스트 요구 신호(BSTR) 73, 84 : 대기(wait) 신호(WAIT-)
81 : 어드레스 스트로브 신호(ASTB-)
본 발명은, 데이터 처리장치에 관한 것이며, 특히 데이터 전송을 수행하는 데이터 처리장치에 관한 것이다.
일반적으로, 메모리 액세스에서, 최초의 어드레스만을 출력하고, 복수의 연속한 데이터의 액세스를 수행하는 것을 버스트 액세스(burst access)라고 한다. 버스트 액세스 방식에서는, 일반적으로 어드레스의 증가(increment)는 메모리측의 기능으로 되고, 복수의 데이터 전송에 대하여 최초의 어드레스를 1회 전송하는 것만으로 완료되기 때문에, 프로세서로부터 어드레스를 출력하기 위한 지연시간이 적게되고, 고속 액세스가 가능하게 된다.
버스트 액세스 방식의 종래예로서, 제6도에, 어드밴스드 마이크로 디바이스(Advanced Micro Devices, Inc.)사 제품의 32비트 RISC 컴퓨터 Am 29000을 사용한 시스템 구성예를 나타낸다(상세하게는, 예를들면 Am29000 페밀리 데이터 북(29K Family data Book), Advanced Micro Devices사. 1990년 발간, 등을 참조할 수 있다).
제6도를 참조하여, 이 시스템 구성에서, 마이크로컴퓨터(12), 인스트럭션 메모리(22), 데이터 메모리(30)가, 32 비트폭의 어드레스 버스(42), 데이터버스(52)에 접속되고, 마이크로컴퓨터(12)와 인스트럭션 메모리(22)는 32 비트폭의 인스트럭션 버스(51)에 접속되어 있다. 인스트럭션 메모리(22)에는, 마이크로 컴퓨터(12)에 의해 실행되는 명령어(인스트럭션)가 저정된다.
Am 29000에서는, 데이터 버스(52)와 인스트럭션 버스(51)의 각각에 대하여, 버스트 액세스가 가능하지만, 제6도에는, 인스트럭션 버스(51)의 버스트 액세스에 필요한 신호만을 나타낸다.
마이크로컴퓨터(12)는, 인스트럭션 메모리(22)에 대하여, 시스템 클럭(SYSCLK)(90), 액티브인 때에 어드레스 버스에 유효한 어드레스가 출력되는 인스트럭션 액세스 요구신호(IREQ-)(91), 및 명령의 버스트 액세스를 확립하기 위한 신호이고 액티브 동안 명령이 순차로 메모리로부터 출력되는 버스트 액세스 요구 신호(IBREQ-)(92)를 출력하고, 인스트럭션 메모리(22)로부터, 버스트 모드에 의해 인스트럭션의 액세스가 가능한 때에 액티브로되는 버스트 액세스 인식(acknowledge) 신호(IBACK-)(93). 명령 버스(51)에 유효한 명령이 존재하는 것을 나타내는 준비(ready) 신호(IRDY-)(94)를 입력하고 있다. 또한, 신호명에 후속하는 기호-는, 낮은 레벨인 때 액티브(로우 액티브(low active)인 것을 나타낸다.
어드레스 버스(42)는, 데이터용과 인스트럭션용의 어드레스를 공유하고 있다. 이하에, 버스트 액세스의 동작에 대하여, 제7도를 참조하여 설명한다.
제7도는 종래예의 버스트 액세스 모드의 타이밍챠트를 나타내고 있다. 우선, 신호명을 설명한다.
SYSCLK는 시스템 클럭(90), A31-0은 어드레스 버스(42), I31-0는 인스트럭션 버스(51), IREQ-는 액티브시에 어드레스 버스에 유효한 어드레스가 송출되는 것을 나타내는 인스트럭션 액세스 요구신호(91), IBREQ-는 인스트럭션 버스(I31-0)(51)의 버스트 액세스 요구신호(92), IBACK-는 버스트 모드에 의한 인스트럭션의 액세스가 가능한 것을 나타내는 버스트 액세스 인식 신호(93)로, IBREQ-(92)에 대한 인식 신호, IRDY-는 인스트럭션 버스(I31-0)(52)에 유효한 인스트럭션 데이터가 존재하는 것을 나타내는 준비 신호(94)이다.
제7도의 각 신호명 다음의 괄호로 둘러싼 in, out은, 마이크로컴퓨터(12)로부터 본 신호의 입출력의 방향을 각각 나타내고 있고, in은 마이크로컴퓨터(12)로의 입력, out은 마이크로컴퓨터로부터의 출력을 의미하고 있다.
제7도를 참조하여, 상태(state) 1에서는 인스트럭션 액세스 요구신호(IREQ-)(91)가 액티브로 되고, 어드레스 N이 어드레스 버스(A31-0)(42)에 출력된다.
또한, 버스트 액세스 요구 신호(IBREQ-)(92)가 액티브로 되어, 인스트럭션 메모리(22)에 대하여 버스트 액세스의 요구를 수행한다.
마이크로컴퓨터(12)는, 내부의 프리페치 버퍼(prefetch buffer)(비도시)에 공간이 생긴 경우에, 버스트 액세스 요구 신호(IBREQ-)(92)를 액티브로하여, 버스트 액세스를 시도하도록 한다.
인스트럭션 메모리(22)가 어드레스의 자동 증가기능 등의 버스트 액세스를 지원하고 있는 경우, 버스트 액세스에 대응하는 준비가 가능한 시점(제7도에서는 상태 2)에서, 버스트 액세스 인식 신호(IBACK-)(93)가 액티브로 된다.
이것을 받아서, 마이크로컴퓨터(12)는, 상태 3에서 인스트럭션 액세스 요구신호(IREQ-)(91)를 인액티브로 하여, 어드레스 N의 출력을 종료한다. 그다음, 인스트럭션 메모리(22)로부터의 인스트럭션의 연속 액세스가 개시된다.
인스트럭션 버스(I31-0)(51)상에 최초의 인스트럭션 n이 확정되는 상태 4에는, 준비 신호(IRDY-)(94)가 액티브로 되어, 최초의 인스트럭션 n이 전송된다.
또한, 인스트럭션 메모리(22)가 버스트 액세스를 지원하고 있지 않으면, 버스트 액세스 인식 신호(IBACK-)(93)는 인액티브의 상태로 있고, 인스트럭션 n이 확정되는 시점에서, 준비 신호(IRDY-)(94)가 액티브로 된 때에, 전송을 종료시킨다. 이것이 싱글 액세스이고, 마이크로컴퓨터(12)는 인스트럭션의 액세스마다 어드레스를 출력한다.
상태 5에서는, 버스트 액세스에 의해 연속하여 다음의 인스트럭션 데이터 n+1이 전송됨과 동시에, 마이크로컴퓨터(12)에서 버스트 액세스를 중단하는 요인이 생기기 때문에, 버스트 액세스 요구신호(IBREQ-)(92)를 인액티브로 하여 인스트럭션 메모리(22)에 버스트 액세스의 중단을 요구하고 있다.
인스트럭션 메모리(22)는 이것을 받고, 상태 6에서는 준비 신호(IRDY-)(94)를 인액티브로하여 인스트럭션의 전송을 중단한다.
마이크로컴퓨터(12)가 버스트 액세스 요구 신호(IBREG-)(92)를 재차 액티브로하여 버스트 액세스가 재개된 상태 7에서는, 준비 신호(IRDY-)(94)가 액티브로 되어 인스트럭션 n+2의 전송을 수행하고 있다.
상태 8에서는, 마이크로컴퓨터(12)에서 버스트 액세스를 종료하는 요인이 생긴 때문에, 버스트 액세스 요구 신호(IBREQ-)(92)는 인액티브로 되어, 버스트 액세스를 종료하고 있다.
그리고, 상태 8에서, 어드레스 M을 어드레스 버스(A31-0)(42)에 출력하고, 인스트럭션 액세스 요구 신호(IREQ-)(91)를 액티브로 하고, 또한 버스트 액세스 요구신호(IBREQ-)(92)를 액티브로 하여, 다음의 버스트 액세스를 개시하고 있다.
이와 같이, 마이크로컴퓨터(12)는 가능한한, 인스트럭션의 버스트 액세스 요구 신호(IBREQ-)(92)를 액티브로 하여, 버스트 액세스를 시도하고, 버스트 액세스 인식 신호(IBACK-)(93)가 액티브로 되는 것을 받아서, 버스트 액세스 모드로 들어간다.
단, 인스트럭션 메모리(22)가 버스트 액세스에 대응할 수 없는 상태인 경우나 원래 버스트 액세스를 지원하고 있지 않은 경우에는, 버스트 액세스 인식 신호(IBACK-)(93)가 인액티브의 상태로 있기 때문에 싱글 액세스로 된다.
제7도에 나타난 것 같이, 버스트 액세스 모드의 경우, 최초의 어드레스 N이 처리된 후에 있어서는 1사이클(1 상태)에 1액세스의 속도로 인스트럭션을 액세스할 수 있다.
그리고, 버스트 액세스 모드에서는, 마이크로컴퓨터(12)의 내부의 프리페치버퍼의 공간이 없게된 경우 등에 의해 버스트 액세스를 중단하는 요인이 생긴 경우, 또는 분기명령의 실행등에 의해 버스트 액세스를 종료하는 요인이 생긴 경우에는, 마이크로 컴퓨터(12)는, 버스트 액세스 요구신호(IBREQ-)(92)를 인액티브로 하여 버스트 액세스의 종료를 인스트럭션 메모리(22)로 전한다.
역으로, 인스트럭션 메모리(22)에서 DRAM을 사용한 경우에 있어서, 외부로부터 재생(refresh) 동작등에 의해 버스트 액세스를 종료하는 요인이 생긴 경우에는, 버스트 액세스 인식 신호(IBACK-)(93)가 인액티브로 되어, 마이크로컴퓨터(12)는 버스트 액세스를 종료한다.
한편, 인스트럭션 메모리(22)측에서 데이터의 공급을 할 수 없이 중단하는(대기(wait)를 거치는) 경우에는 준비 신호(IDRY-)(94)가 인액티브로 되어, 데이터의 액세스 사이클에 대기(wait)를 삽입한다. 그리고, 준비 신호(IRDY-)(94)가 액티브로 된 시점에서, 마이크로컴퓨터(12)는, 인스트럭션을 받아들인다.
즉, 버스트 액세스 모드에서는, 마이크로컴퓨터(12) 이거나 인스트럭션 메모리(22)의 어느쪽인가가 인스트럭션 (데이터)의 액세스를 중단 또는 종결하기까지 순차적(sequential)으로 인스트럭션(데이터)이 전송되게 된다.
또한, 싱글 액세스의 경우에는, 준비 신호(IDRDY-)(94)가 액티브로 된 시점에서 액세스가 종료한다.
이상과 같이, 마이크로컴퓨터(12)와 인스트럭션 메모리(22)는, 버스트 액세스 요구신호(IBREQ-)(92), 버스트 액세스 인식 신호(IBACK-)(93), 준비 신호(IRDY-)(94)의 3개의 신호에 의해 버스트 액세스의 동기를 취하고 있다.
상기 종래의 버스트 액세스 방식에 의한 데이터처리 장치에서는, 마이크로컴퓨터(12)로부터의 버스트 액세스 요구 신호(IBREQ-)(92)에 대하여, 인스트럭션 메모리(22)에서는 버스트 액세스 액크놀리지 신호(IBACK-)(93)와 준비 신호(IRDY-)(94)의 2단자를 사용하여 응답하고 있다.
마이크로컴퓨터(12)는, 가능한한 버스트 액세스를 시도하도록 하고, 버스트 액세스 요구신호(IBREQ-)(92)를 액티브로 한다. 이 경우, 인스트럭션 메모리(22)가 버스트 액세스를 지원하고 있으면, 버스트 액세스 인식 신호(IBACK-)(93)가 액티브로 되어 버스트 액세스가 개시되고, 한편, 인스트럭션 메모리(22)가 버스트 액세스를 지원하고 있지 않으면, 버스트 액세스 인식 신호(IBACK-)(93)는 인액티브인 상태로 되고, 싱글 액세스가 수행된다.
준비 신호(IRDY-)(94)는, 인스트럭션 메모리(22) 측으로부터 인스트럭션의 확정을 마이크로컴퓨터(12)에 알리게 하기 위한 신호이다.
일반적으로, 메모리 시스템을 설계하는 경우, DRAM인 SRAM, ROM, I/O장치 등이 혼재하여 구성되게 하는 경우가 많다.
그리고, 상술한 버스트 액세스 방식은, 페이지 액세스 모드를 구비한 DRAM이나 동기식(synchronous) DRAM을 메모리에 사용하는 경우에, 가장 효과적으로 동시에 용이하게 적용할 수 있다.
그러나, SRAM, ROM 등은, 어드레스 카운터 등으로 구성되는 복잡한 인터페이스 회로가 필요로 되기 때문에, 버스트 액세스 방식이 적용되지 않는 경우가 있다.
따라서, 이와 같은 각종 메모리를 시스템에 혼재시킨 경우, 어느 어드레스 공간에 버스트 액세스가 가능한 메모리가 적재되어 있는가를 마이크로컴퓨터에 알게하는 수단이 필요하게 된다.
상기 종래예에서는, 액세스 때에 인스트럭션 메모리(22)가 버스트 액세스 인식 신호(IBACK-)(93)에 의해 응답하고 있지만, 마이크로컴퓨터(12)의 동작 주파수의 고속화에 수반하여, 버스트 액세스 인식 신호(IBACK-)(93)를 생성하기 위한 어드레스 디코드 및 신호의 전송에 필요한 시간에 대한 요구가 엄격하게 되어, 시스템으로서 실현하는 것이 곤란하게 되어 오고 있다. 이것은, 동작 주파수의 고속화에 수반하여, 버스트 액세스 액크놀리지 신호(IBACK-)(93)를 생성하기 위하여, 마이크로 컴퓨터(12)로부터 어드레스 버스(42)상에 출력된 어드레스를 극히 고속인 어드레스 디코더로 디코드하는 것이 필요하게 됨과 동시에, 예를들면, 셋업시간, 홀딩시간(holding time). 신호의 전송지연등의 어느쪽에 대해서도, 신호에 할당되는 시간 마진이 극히 엄격하게 되어, 시스템의 타이밍 설계를 현저하게 어렵게 하고 있다.
따라서, 본 발명은 상기 문제점을 해소하고, 버스트 액세스에 필요한 제어 및 데이터 처리장치와 메모리 사이의 핸드 쉐이크(hand shake)를 간이화 동시에 고속화하고, 동작 주파수의 고속화에 대처할 수 있는 시스템을 구축 가능하게 하는 데이터 처리 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 하나의 어드레스 출력에서 하나의 데이터의 액세스를 수행하는 싱글 액세스 모드와, 하나의 어드레스 출력에서 복수 데이터의 액세스를 수행하는 버스트 액세스 모드를 가지는 데이터 처리장치에서, 액세스하는 어드레스 영역에 대응하여 상기 2개의 모드중 어느쪽을 선택하는가를 지정하는 모드 정보를 기억하는 정보 기억수단과, 상기 모드 정보의 값에 따라서, 상기 싱글 액세스 모드와 상기 버스트 액세스 모드의 어느쪽인가를 알게하는 모드 신호를 출력하는 모드 신호 출력수단을 가지는 것을 특징으로 하는 데이터 처리장치를 제공한다.
또한, 본 발명의 데이터 처리장치는, 바람직하게는, 기억장치에 대하여, 하나의 어드레스를 출력하여 하나의 데이터를 액세스 하는 싱글 액세스 이외에, 최초의 어드레스만을 출력하고, 버스트 요구 신호를 액티브로하여, 상기 최초의 어드레스로부터 복수 데이터를 순차적으로 액세스하는 버스트 액세스 기능을 구비한 데이터 처리 장치에 있어서, 액세스하는 기억 장치에 대하여 버스트 액세스를 수행하는가 아닌가의 정보를 기억하는 레지스터를 구비하고, 액세스 대상의 기억장치에 대하여, 상기 레지스터내의 정보가 버스트 액세스에 설정되어 있는 경우에, 상기 버스트 요구 신호를 액티브로 하는 것을 특징으로 하는 것이다.
또한, 본 발명의 데이터 처리장치는, 바람직하게는, 기억장치에 대하여, 하나의 어드레스를 출력하여 하나의 데이터를 액세스 하는 싱글 액세스 이외에, 최초의 어드레스만을 출력하고, 버스트 요구 신호를 액티브로하여, 상기 최초의 어드레스로부터 복수 데이터를 순차적으로 액세스하는 버스트 액세스 기능을 구비한 데이터 처리장치에서, 메모리 영역을 소정 사이즈의 복수의 메모리 블록으로 분할하여, 상기 메모리 블록 단위에, 버스트 액세스를 수행하는가 아닌가의 정보를 기억하는 레지스터와, 어드레스를 입력하여, 상기 어드레스에 의해 액세스되는 메모리 영역이 상기 복수의 메모리 블록의 어느쪽의 메모리 블록에 대응하는가를 디코드하는 어드레스 디코드부를 구비하여, 액세스 대상의 메모리 블록에 대하여, 상기 레지스터내의 대응하는 정보가 버스트 액세스에 설정되어 있는 경우에, 상기 버스트 요구 신호를 액티브로 하는 것을 특징으로 하는 것이다.
본 발명의 데이터 처리장치에 있어서는, 바람직하게는, 상기 어드레스 디코드부가, 내부 어드레스 버스상의 내부 어드레스 신호를 입력하여 상기 복수의 메모리블록의 하나를 선택하는 것을 특징으로 한다.
또한, 본 발명의 데이터 처리장치에 있어서는, 바람직하게는, 상기 레지스터가 중앙처리 장치에서의 소정의 명령의 실행에 의해 그 내용이 설정되는 것을 특징으로 한다.
또한, 본 발명의 데이터 처리 장치에 있어서는, 바람직하게는, 제어 신호로서 버스트 액세스를 제어하는 상기 버스트 요구 신호와, 외부 장치에 대하여 데이터의 출력을 요구하는 신호를 출력하고, 상기 외부 장치로부터 데이터 버스상의 데이터가 확립된 것을 나타내는 신호를 입력하는 것을 특징으로 한다.
그리고, 본 발명의 데이터처리 장치에 있어서는, 바람직하게는, 논리적 게이트를 복수 구비하고, 상기 레지스터에 기억된 복수의 정보와 상기 어드레스 디코드부로부터 출력되는 디코드 신호의 각각의 논리적이 상기 논리적 게이트에서 취해지고, 상기 복수의 논리적 게이트의 출력이 논리합 게이트에 입력되고, 상기 논리합 게이트의 출력이, 상기 버스트 요구 신호로서 출력되도록 구성된다.
또한, 본 발명의 데이터 처리장치에 있어서는, 상기 버스트 요구 신호가 인액티브인 때에는, 하나의 데이터 액세스인 때에 하나의 어드레스를 출력하는 싱글 액세스 모드에서 상기 기억 장치가 액세스된다.
또한, 본 발명의 데이터 처리장치에 있어서는, 버스트 액세스 기능을 지지하는 메모리 장치와 버스트 액세스 기능을 지지하지 않는 메모리 장치가, 메모리 영역 상에서 서로 다른 소정 사이즈의 복수의 메모리 블록으로 분할되고, 버스트 액세스 기능을 지지하는 메모리 블록에 대해서는 상기 버스트 요구 신호가 메모리 장치의 칩 선택 신호로서 사용되고, 버스트 액세스 기능을 지지하지 않는 메모리 블록에 대하여는 상기 버스트 요구 신호의 반전 신호가 메모리 장치의 칩 선택 신호로서 사용되는 메모리 시스템에 접속된다.
본 발명에 의하면, 하나 또는 복수의 메모리 영역의 각각에 대응하여, 싱글 액세스와 버스트 액세스의 어느쪽인가 한쪽을 선택하는 수단을 설치함에 의해, 외부 메모리로부터의 버스트 액세스 인식 신호를 받아들일 필요가 없게 되기 때문에, 마이크로컴퓨터가 출력하는 액세스의 종류를 나타내는 신호로서, 1개의 제어 신호에 의해 싱글 액세스와 버스트 액세스를 제어할 수 있다.
또한, 상기 종래예에서는, 버스트 요구 신호에 따라서, 외부에서 어드레스를 디코드한 결과를 버스트 액세스 인식 신호(IBACK-)로서 마이크로컴퓨터에 입력되어 있는데 대하여, 본 발명에 의하면, 마이크로컴퓨터 내부에 액세스 모드 지정 수단을 가지고, 내부에서 버스트 액세스 또한 싱글 액세스의 종류를 판별하기 위하여, 외부와의 신호의 주고받음을 수행하는 것은 필요하게 되지 않는다. 게다가, 본 발명에 의하면, 이 판별은, 내부 어드레스 신호를 사용하여 수행되고, 외부로의 어드레스의 출력에 앞서서 실행하도록 구성되기 때문에, 상기 종래예에 비하여 제어시간을 큰폭으로 단축할 수 있고, 시스템 동작 주파수의 향상 또는, 액세스 사이클의 클럭수를 저감할 수 있다.
또한, 본 발명에 의하면, 종래의 마이크로컴퓨터의 버스트 액세스 인식 신호(IBACK-) 단자를 삭감함에 의해, 패키지의 축소화를 가능하게 하고, 외부의 어드레스 디코더를 마이크로컴퓨터 내부에 구비하므로써 외부 회로의 삭감에 의해, 시스템의 실제 장치 면적이 저감됨과 동시에 비용절감과 소비전력 저감을 할 수 있다.
[실시예]
도면을 참조하여, 본 발명의 실시예를 이하에 설명한다.
[실시예 1]
제1도는 본 발명의 제1실시예의 데이터처리장치의 개략 구성을 나타내는 블록도이다.
제1도를 참조하여, 본 실시예는, 마이크로컴퓨터(10), 인스트럭션/데이터메모리(20)는, 어드레스 버스(40)와 데이터 버스(50)를 통하여 접속되어 있다. 또한, 제1도에 도시한 바와 같이, 본 실시예에서는, 인스트럭션 메모리와 데이터 메모리의 구별은 없지만, 제6도에 도시한 상기 종래예와 같이 인스트럭션 메모리와 데이터 메모리가 독립하여 있어도, 동작은 동일하다.
마이크로컴퓨터(10)는, 인스트럭션/데이터메모리(20)에, 시스템 클럭(SYSCLK)(70), 데이터 스트로브 신호(DSTB-)(71), 버스트 요구신호(BSTR)(72)를 출력하고, 인스트럭션/데이터 메모리(20)로부터, 대기(wait) 신호(WAIT-)(73)를 입력하고 있다.
제2도에, 마이크로컴퓨터(10)에 내장되는 액세스 모드 지정 레지스터(100)의 회로 구성의 예를 나타낸다. 마이크로컴퓨터(10)는 액세스 모드 지정 레지스터(100)를 사용하여 복수의 메모리 영역의 각각에 대하여, 버스트 액세스/싱글 액세스의 액세스 모드 지정을 행한다.
그런데, DRAM(동적 랜덤 액세스 메모리), SRAM(정적 랜덤 액세스 메모리), ROM(판독 전용 메모리), I/O 장치등을 사용하여 메모리 시스템을 구축하는 때, 이들 메모리의 어드레스의 매핑(mapping)은 동적(dynamic)으로 변화하지 않는다.
즉, 어느 메모리 영역이 버스트 액세스의 대상으로 되고, 어느 메모리 영역이 싱글 액세스의 대상인가가 미리 판명되어 있기 때문에, 내장된 액세스 모드 지정 레지스터(100)을 사용하여, 마이크로컴퓨터(10)내에서의 액세스 모드의 지정이 가능하게 된다.
인스트럭션/데이터메모리(20)에서는, 버스트 요구 신호(BSTR)(72)가 액티브인 경우는 버스트 액세스에 대응하고, 버스트 요구신호(BSTR)(72)가 인액티브의 경우는 싱글 액세스에 대응한다.
액세스 모드의 결정권이, 종래예에서는 메모리측에 있었는데 비하여, 본 실시예에서는 마이크로컴퓨터(10)측에 있기 때문에, 버스트 요구신호(BSTR)(72)에 대한 인식 신호는 필요로 하지 않는다.
제2도를 참조하여, 메모리 영역의 특정 어드레스에 매핑된 액세스 모드 지정 레지스터(100)는, 내장 주변 버스(700)를 통하여 CPU(중앙처리장치)(600)와 접속하고 있고, 액세스 모드 지정 레지스터(100)는 할당되어진 어드레스 대한 통상의 저장(store) 명령을 CPU(600)에서 실행함에 따라, 그 내용을 고쳐쓸 수 있다.
본 실시예에서는, 액세스 모드 지정 레지스터(100)의 각 비트(200~215)는 16MB(메가바이트)의 메모리 영역을 1MB(메가바이트) 단위로 나눈 16개의 메모리 블록에 각각 할당되어 있다.
즉, 제2도의 액세스 모드 지정 레지스터(100)의 LSB(최하위 비트)인 비트(200)는 0~1MB에, 비트(201)는 1MB~2MB에, 이와 같은 상태로 각 비트가 각각 1MB의 메모리 영역에 대응하고 있다.
CPU(600)에는, 내부 어드레스 버스(710)가 접속되어 있고, 내부 어드레스 버스(710)상의 어드레스 신호는 제1도의 외부 어드레스 버스(40)에 출력된다.
어드레스 디코더(800)는, 내부 어드레스 버스(710)의 어드레스를 디코드하는 것으로, 내부 어드레스 버스(710)의 어드레스에 따라서, 어드레스 디코드 신호(300~315)중의 하나가 1로 되어, 남은 신호는 0으로 된다.
예를들면, 어드레스 디코드 신호(300)는, 내부 어드레스 버스(710)의 어드레스가 0~1MB인 때에 1로 되고, 어드레스 디코드 신호(301)는, 내부 어드레스 버스(710)의 어드레스가 1MB~2MB인 때 1로 된다.
이들 어드레스 디코드 신호(300~315)는, 액세스 모드 지정 레지스터(100)의 각 비트(200~215)의 출력과, 각각 2 입력 AND 게이트(400~415)에서 논리적이 취해져서, AND 게이트(400~415)의 출력은, OR 게이트(420)에 입력되고, 이들의 논리합이 취해진다.
액세스 모드 지정 레지스터(100)의 각 비트(200~215)에는, 그 메모리 블록내의 데이터 액세스를 버스트 액세스에서 수행하는 경우에 1이 설정되고, 싱글 액세스로 수행하는 경우에 0이 설정된다.
액세스 모드 지정 레지스터(100)의 각 비트(200~215)의 출력은, 어드레스 디코드 신호(300~315), AND 게이트(400~415) 및 OR 게이트(420)에 의해, 현재 액세스중의 메모리 블록에 대응한 비트의 출력이 선택된다.
즉, OR 게이트(420)의 출력(500)은, 액세스 대상의 메모리 블록이 버스트 액세스로 지정되어 있는 경우에는 1로 되고, 싱글 액세스로 지정되어 있으면 0으로 되고, OR 게이트(420)의 출력(500)이 버스트 요구 신호(BSTR)(72)로서 출력된다.
다음에, 액세스 모드 지정 레지스터(100)에 의해 버스트 액세스를 지정한 경우의 동작에 대하여, 제3도를 참조하여 설명한다. 제3도의 타이밍도는, 제1도에 나타나는 본 실시예의 버스트 액세스 모드에 있어서의 각 신호파형을 나타내고 있다.
제3도에 있어서, SYSCLK는 시스템블록(70), A31-0는 어드레스 버스(40), D31-0는 데이터 버스(50), DSTB-(71)는 인스트럭션/데이터 메모리(20)에 대하여 데이터의 출력을 요구하는 데이터 스트로브 신호, BSTR(72)는 버스트 액세스시에 액티브로 되고, 싱글 액세스시에 인액티브로 되는 상태(status)신호, WAIT-(73)는 데이터 액세스 타이밍에 대기(wait)를 거치는 대기(wait) 신호이다. 신호 다음의 괄호로 둘러싼 in, out, io는, 마이크로컴퓨터(10)로부터 본 신호의 입출력의 방향을 나타내고 있고, in은 입력, out은 출력, io는 입출력을 의미하고 있다.
본 실시예에 있어서, 데이터 스트로브 신호(DSTB-)(71), 버스트 요구신호( BSTR)(72), 웨이트 신호(WATI-)(73)는, 기능적으로는, 각각 상기 종래예의 인스트럭션 액세스 요구신호(IREQ-)(91), 버스트 액세스 요구신호(IBREQ-)(92), 준비 신호(IREDY-)(94)에 상당한다. 단, 상기 종래예의 버스트 액세스 인식 신호(IBACK-)(93)에 상당하는 신호는, 상기한 이유에 의해, 본 실시예에는 존재하지 않는다.
제3도를 참조하여, 상태 1에서는, 어드레스 N이 어드레스 버스(A31-0)(40)에 출력된다. 또한, 상태 1에서, 버스트 요구신호(BSTR)(72)가 액티브로 되고, 인스트럭션/데이터 메모리(20)에 대하여 본 사이클이 버스트 액세스인 것을 나타내고 있다.
인스트럭션/데이터메모리(20)에서, 버스트 액세스에 대응할 수 있는 준비가 가능한 시점(여기에서는, 상태 4)에서, 대기(wait) 신호(WAIT-)(73)가 인액티브로 되고, 인스트럭션 n이 데이터 버스(50)상에 출력된다.
마이크로컴퓨터(10)에서는, 대기(wait) 신호(WAIT-)(73)가 액티브인 동안에는, 데이터 버스(50)상의 인스트럭션의 샘플링을 금지하고 있기 때문에, 대기(wait) 신호(WAIT-)(73)가 인액티브로 된 상태 4에서, 처음으로 최초의 인스트럭션 n이 전송된다. 상태 5에서는, 대기(wait) 신호(WAIT-)(73)가 인액티브이기 때문에, 연속하여 다음의 인스트럭션 n+1이 전송된다.
상태 6에서는, 인스트럭션/데이터 메모리(20)에서, 인스트럭션의 공급을 할 수 없게 되었기 때문에, 대기 신호(WAIT-)(73)가 액티브로 되고(즉 로우 레벨로 되고), 마이크로컴퓨터(10)에 대하여 대기를 거치게 된다.
그리고 인스트럭션/데이터메모리(20)에서, 인스트럭션의 공급이 가능하게 된 상태 7에서는, 다음의 인스트럭션 n+2가 전송되고 있다.
상태 8에서는, 마이크로컴퓨터(10)에서 버스트 액세스를 종료하는 요인이 생기기 때문에, 데이터 스트로브 신호(DSTB-)(71)를 인액티브로하여, 인스트럭션/데이터 메모리(20)에 버스트 액세스의 종료를 나타내고 있다. 인스트럭션/데이터 메모리(20)는 이것을 받아서, 상태 8에서는 전송을 종료한다. 동시에, 상태 8에서는 다음의 어드레스 M이 어드레스 버스(A31-0)(40)에 출력되고, 다음의 버스트 액세스가 개시되고 있다.
이와 같이, 마이크로컴퓨터(10)내부의 프리페치 버퍼(비도시)의 공간이 없게된 경우나, CPU600에 의한 분기 명령의 실행 등에 의해 버스트 액세스를 종료하는 요인이 생긴 경우에는, 마이크로컴퓨터(10)는, 데이터 스트로브 신호(DSTB-)(71)를 인액티브로 하여 버스트 액세스의 종료를 인스트럭션/데이터 메모리(20)에 전한다. 역으로, 인스트럭션/데이터 메모리(20)에서 DRAM을 사용하는 경우에, 외부로부터의 재생 동작 등에 의해 데이터의 공급이 가능하지 않은 버스트 액세스를 중단하는(데이터 대기를 거친다) 요인이 생긴 경우에는, 대기 신호(WAIT-)(73)가 액티브로 되기 때문에, 마이크로컴퓨터(10)는 데이터의 샘플링을 연기한다.
본 실시예에 있어서, 버스트 요구 신호(BSTR)(83)는, 인스트럭션/데이터 메모리(20)중의 버스트 액세스를 서포트하고 있는 메모리의 칩 셀렉트 신호로서, 버스트 요구 신호(BSTR)(83)의 반전신호는, 버스트 액세스를 지원하고 있지 않는 메모리의 칩 셀렉트 신호로서 사용된다.
이상, 본 실시예에 의하면, 하나 또는 복수의 메모리 영역의 각각에 대응하여, 싱글 액세스와 버스트 액세스의 어느쪽인가 한쪽을 선택하는 수단을 설치함에 의해, 외부 메모리로부터 버스트 액세스 인식 신호를 받을 필요가 없게 되고, 이 때문에, 마이크로 컴퓨터가 출력하는 액세스의 종류를 나타내는 신호로서, 일체의 제어 신호(상기 실시예에서는 BSTR)에 의해, 싱글 액세스와 버스트 액세스를 제어할 수 있다.
또한, 상기 종래예에서는, 버스트 요구 신호에 따라서, 외부에서 어드레스를 디코드한 결과를, 버스트 액세스 인식 신호로서 마이크로컴퓨터에 입력하고 있는데 대하여, 본 실시예에 의하면, 마이크로컴퓨터 내부에 액세스 모드 지정 수단을 가지며, 내부에서 액세스의 종류를 판별하기 위하여, 외부와의 신호의 주고받음이 필요로 되지 않는다. 게다가, 본 판별은, 어드레스의 출력에 앞서서 실행할 수 있기 때문에, 상기 종래예에 비하여 제어시간을 큰폭으로 단축할 수 있고, 시스템 동작 주파수의 향상 또는, 액세스 사이클의 클럭수 저감에 효과가 있다.
[실시예 2]
다음에, 본 발명의 제2실시예에 대하여 설명한다.
본 발명의 제1실시예와의 다른점은, 어드레스 버스와 데이터 버스를 멀티플렉스(multiplex) 구성으로 한 점이다.
제4도는 본 발명의 제2실시예의 데이터 처리장치의 개략 구성을 나타내는 블록도이다.
제4도에 나타난 것 같이, 본 실시예에서는, 마이크로컴퓨터(11)와 인스트럭션/데이터 메모리(21)는 어드레스/데이터 버스(41)를 통하여 접속되어 있다. 마이크로컴퓨터(11)는, 인스트럭션/데이터 메모리(21)에, 시스템 클럭 SYSCLK(80), 어드레스 스트로브 신호 ASTB(80), 데이터스트로브 신호(DSTB-)(82), 버스트 요구 신호(BSTR)(83)를 출력하고, 인스트럭션/데이터 메모리(21)로부터 대기 신호( WAIT-)(84)를 입력하고 있다.
본 실시예에 있어서, 마이크로컴퓨터(11)는, 상기 제1의 실시예에서 설명한 액세스 모드 지정 레지스터(100)를 내장하고 있다.
다음에, 액세스 모드 지정 레지스터(100)에 의해 버스트 액세스를 지정한 경우의 동작에 대하여, 제5도의 타이밍도를 참조하여 설명한다. 제5도는, 본 발명의 제2실시예의 버스트 액세스 모드의 타이밍 챠트를 나타내고 있다.
제5도를 참조하여, SYSCLK는 시스템 클럭(80), AD31-0(41)는 어드레스/데이터버스, ASTB는 어드레스의 칩 타이밍을 나타내는 어드레스 스트로브 신호(81), DSTB-는 인스트럭션/데이터 메모리(21)에 대하여 데이터의 출력을 요구하는 데이터 스트로브 신호, BSTR은 버스트 액세스시에 액티브로 되고, 싱글 액세스시에 인액티브로 되는 상태 신호(버스트 요구 신호)(83), WAIT-는 데이터 액세스 타이밍에 대기를 거치는 대기 신호(84)이다.
제5도에서, 신호 다음의 괄호내의 in, out, io는, 마이크로컴퓨터(11)로부터 본 신호의 입출력의 방향을 나타내고 있고, in은 입력, out은 출력, io는 입출력을 각각 의미하고 있다.
본 실시예에서는, 어드레스 버스와 데이터 버스가 멀티플렉스된 구성으로 되기 때문에, 어드레스를 래치(latch)하기 위하여, 상기 제1실시예와 비교하여, 어드레스 스트로브 신호(ASTB)(81)의 신호가 추가되어 있다.
제5도를 참조하여, 상태 1에서는, 어드레스 N이 어드레스/데이터버스(AD31-0)(41)에 출력되고, 어드레스 스트로브 신호(ASTB)(81)의 끝남으로 인스트럭션/데이터 메모리(21)는 어드레스를 래치한다.
또한, 상태1에 있어서, 버스트 요구신호(BSTR)(83)가 액티브로 되고, 인스트럭션/데이터 메모리(21)에 대하여, 본 사이클이, 버스트 액세스인 것을 나타내고 있다.
인스트럭션/데이터 메모리(21)에서 버스트 액세스에 대응할 수 있는 준비가 가능한 시점(제5도에서는, 상태4)에서, 대기 신호(WAIT-)(84)가인액티브로 되고, 인스트럭션 n이 어드레스/데이터 버스(41)위에 출력된다.
마이크로 컴퓨터(11)에서는, 대기 신호(WAIT-)(84)가 액티브의 사이는, 인스트럭션의 샘플링이 금지되어 있기 때문에, 대기 신호(WAIT-)(84)가 인액티브로 된상태 4에서, 처음으로 최초의 인스트럭션 n이 마이크로컴퓨터(11)로 전송된다.
상태 5에서는, 대기 신호(WAIT-)(84)가 인액티브로 되기 때문에, 연속하여 다음의 인스트럭션 n+1이 전송된다.
상태 6에서는, 메모리(21)에서 인스트럭션의 공급을 할 수 없게 된 때문에, 대기 신호(WAIT-)(84)가 액티브로 되고, 마이크로컴퓨터(11)에는 데이터 대기(data wait)가 걸려져 있다.
그리고, 인스트럭션/데이터 메모리(21)에서, 인스트럭션의 공급이 가능하게 된 상태 7에서는 대기 신호(WAIT-)(84)가 인액티브(즉 하이레벨)로 되고, 다음의 인스트럭션 n+2가 전송된다.
상태 8에서는, 마이크로컴퓨터(11)에서 버스트 액세스를 종료하는 요인이 생기기 때문에, 데이터스트로브 신호(DSTB-)(82)를 인액티브로 하여, 인스트럭션/데이터 메모리(21)에 버스트 액세스의 종료를 나타내고 있다.
이스트럭션/데이터 메모리(21)는 이것을 받고, 상태 8에서는 데이터의 전송을 종료한다. 또한, 상태 8에서는, 어드레스 스트로브 신호(ASTB)(81)를 하이레벨로 시작하여 다음 사이클에 준비한다.
상태 9에서는, 다음의 어드레스 M이 어드레스/데이터버스(AD31-0)(41)에 출력되고, 다음의 버스트 액세스가 개시되고 있다.
이와 같이, 마이크로컴퓨터(11)내부의 프리페치 버퍼(비도시)의 공간이 없게 된 경우나, 분기 명령 실행등에 의해 버스트 액세스를 종료하는 요인이 생긴 경우는, 마이크로 컴퓨터(11)는, 데이터 스트로브 신호(DSTB-)(82)를 인액티브로 하여 버스트 액세스의 종료를 인스트럭션/데이터 메모리(21)로 전한다.
역으로, 인스트럭션/데이터 메모리(21)에서 DRAM을 사용한 경우에 있어서, 외부로부터의 재생 동작등에 의해 데이터의 공급을 할 수 없는 버스트 액세스를 중단하는(데이터 대기를 거치는) 요인이 생긴 경우는, 대기 신호 4가 액티브로 되기 때문에, 마이크로컴퓨터(11)는 데이터의 샘플링을 연기한다.
또한, 버스트 요구 신호(BSTR)(83)는, 메모리(21)내의 버스트 액세스를 지원하고 있는 메모리의 칩 셀렉트 신호로서 사용되고, 버스트 요구 신호(BSTR)(83)의 반전 신호는, 버스트 액세스를 지원하고 있지 않은 메모리의 칩 셀렉트 신호로서 사용된다.
이상 본 발명은 상기 실시예에 의거하여 설명했지만, 본 발명은, 상기 실시예에만 한정되는 것은 아니고, 본 발명의 원리에 준하는 각종 실시예를 포함한다.
이상 설명한 것 같이, 본 발명의 데이터 처리장치에 의하면, 하나 또는 복수의 메모리 영역의 각각에 대응하여, 싱글 액세스와 버스트 액세스의 어느쪽인가 한쪽을 선택하는 수단을 설치함에 의해, 외부 메모리로부터의 버스트 액세스 인식 신호를 받을 필요가 없게 되기 때문에, 마이크로컴퓨터가 출력하는 액세스의 종류를 나타내는 신호로서, 1개의 제어 신호에 의해, 싱글 액세스와 버스트 액세스를 제어할 수 있다.
이 때문에, 상기 종래예에서는, 버스트 요구 신호에 따라서, 외부에서 어드레스를 디코드한 결과를, 버스트 액세스 인식 신호로서 마이크로컴퓨터에 입력하고 있는데 대하여, 본 발명에 의하면, 마이크로컴퓨터 내부에 액세스 모드 지정수단을 가지고, 마이크로컴퓨터 내부에서 버스트 액세스 또는 싱글 액세스의 종류를 판별하기 위하여, 외부와의 신호의 주고받음을 필요로 되지 않는다.
게다가, 본 발명에 의하면, 액세스 종류의 판별은, 외부로의 어드레스의 출력에 앞서서 실행할 수 있기 때문에, 상기 종래예에 비하여 제어시간을 큰폭으로 단축할 수 있고, 시스템 동작 주파수의 또다른 향상을 가능하게 함과 동시에, 액세스 사이클의 클럭수를 저감한다고 하는 효과를 가진다. 이 때문에, 본 발명에 의하면, 고속인 동작 주파수의 마이크로 컴퓨터를 사용한 시스템의 타이밍 설계를 용이화 하고 있다.
또한, 본 발명에 의하면, 싱글 액세스와 버스트 액세스의 액세스의 종류를 기억하는 수단은, CPU에서 실행되는 전송 명령(저장 명령등)에 의해 그 내용이 설정가능한 레지스터에 의해 구성되고, 이 때문에, 본 발명에 있어서는, CPU의 명령세트의 변경등 CPU자체의 특별한 개조등은 불필요하게 된다.
또한, 본 발명에 의하면, 마이크로컴퓨터의 제어단자를 1단자 삭감함에 의해 패키지의 축소화를 가능하게 하고 있다.
또한, 본 발명에 의하면, 어드레스 디코더를 마이크로 컴퓨터 내부에 구비함에 의해, 외부 회로를 삭감하는 것이고, 시스템의 실제 장치 면적을 저감하여, 비용 절감과 소비전력의 저감을 달성한다고 하는 효과를 가진다.
그리고, 본 발명에 의하면, 버스트 액세스를 지원하는 메모리와, 버스트 액세스를 지원하지 않는 메모리가 각각 별도 메모리 영역을 형성함에 의해 소정의 메모리 사이즈의 복수의 메모리 블록으로 분할되고, 복수의 메모리 블록에 대응하여 액세스의 종류가 제어되기 때문에, 예를들면 버스트 액세스를 지원하는 DRAM, 버스트 액세스를 지원하지 않는 SRAM, ROM 등이 혼재된 메모리 시스템의 설계를 용이화함과 동시에 액세스가 고속화 된다.

Claims (9)

  1. 하나의 어드레스 출력으로 하나의 데이터의 액세스를 수행하는 싱글 액세스 모드와, 하나의 어드레스 출력으로 복수 데이터의 액세스를 수행하는 버스트 액세스 모드를 가지는 데이터 처리 장치에 있어서, 액세스하는 어드레스 영역에 대응하여 상기 2개의 모드중 어느쪽을 선택하는가를 지정하는 모드 정보를 기억하는 정보 기억 수단과, 상기 모드 정보의 값에 따라서, 상기 싱글 액세스 모드와 상기 버스트 액세스 모드의 어느쪽인가를 알게하는 모드 신호를 출력하는 모드 신호 출력 수단을 갖는 것을 특징으로 하는 데이터 처리 장치.
  2. 기억 장치에 대하여, 하나의 어드레스를 출력하여 하나의 데이터를 액세스하는 싱글 액세스 이외에, 최초의 어드레스 만을 출력하고, 버스트 요구 신호를 액티브로하여, 상기 최초의 어드레스로부터 복수 데이터를 순차적으로 액세스하는 버스트 액세스 기능을 구비한 데이터처리장치에 있어서, 액세스하는 기억 장치에 대하여 버스트 액세스를 수행하는가 아닌가의 정보를 기억하는 레지스터를 구비하고, 액세스 대상의 기억 장치에 대하여, 상기 레지스터내의 정보가 버스트 액세스로 설정되어 있는 경우에, 상기 버스트 요구 신호를 액티브로 하는 것을 특징으로 하는 데이터 처리 장치.
  3. 기억 장치에 대하여, 하나의 어드레스를 송출하여 하나의 데이터를 액세스하는 싱글 액세스 이외에, 최초의 어드레스만을 출력하고, 버스트 요구 신호를 액티브로 하여, 상기 최초의 어드레스로부터 복수 데이터를 순차적으로 액세스 하는 버스트 액세스 기능을 구비한 데이터처리 장치에 있어서, 메모리 영역을 소정 사이즈의 복수의 메모리 블록으로 분할하여, 상기 메모리 블록 단위로, 버스트 액세스를 수행하는가 아닌가의 정보를 기억하는 레지스터와, 어드레스를 입력하여, 상기 어드레스에 의해 액세스되는 메모리 영역이 상기 복수의 메모리 블록의 어느쪽이 메모리 블록에 대응하는가를 디코드하는 어드레스 디코드부를 구비하고, 액세스 대상의 메모리 블록에 대하여, 상기 레지스터 내의 대응하는 정보가 버스트 액세스에 설정되어 있는 경우에, 상기 버스트 요구 신호를 액티브로 하는 것을 특징으로 하는 데이터 처리 장치.
  4. 제3항에 있어서, 상기 어드레스 디코드부가, 내부 어드레스 버스상의 내부 어드레스 신호를 입력하여 상기 복수의 메모리 블록의 하나를 선택하는 것을 특징으로 하는 데이터 처리 장치.
  5. 제3항에 있어서, 상기 레지스터가, 중앙 처리 장치에서의 소정의 명령의 실행에 의해 그 내용이 설정되는 것을 특징으로 하는 데이터 처리 장치.
  6. 제3항에 있어서, 제어 신호로서, 버스트 액세스를 제어하는 상기 버스트 요구 신호와, 외부 장치에 대하여 데이터의 출력을 요구하는 신호를 출력하고, 상기 외부 장치로부터 데이터 버스상의 데이터가 확립된 것을 나타내는 신호를 입력하는 것을 특징으로 하는 데이터 처리 장치.
  7. 제3항에 있어서, 논리적 게이트를 복수개 구비하고, 상기 레지스터에 기억된 복수의 정보와 상기 어드레스 디코드부로부터 출력되는 디코드 신호의 각각의 논리적이 상기 논리적 게이트에서 취해지고, 상기 복수의 논리적 게이트의 출력이 논리합 게이트에 입력되고, 상기 논리합 게이트의 출력이, 상기 버스트 요구 신호로서 출력되는 데이터 처리 장치.
  8. 제3항에 있어서, 상기 버스트 요구 신호가 인액티브인 때에는, 하나의 데이터 액세스의 때에 하나의 어드레스를 출력하는 싱글 액세스 모드에서 상기 기억 장치가 액세스 되는 것을 특징으로 하는 데이터 처리 장치.
  9. 제3항에 있어서, 버스트 액세스 기능을 지지하는 메모리 장치와 버스트 액세스 기능을 지지하지 않는 메모리 장치가, 메모리 영역상에서 서로가 다른 소정 사이즈의 복수의 메모리 블록으로 분할되고, 버스트 액세스 기능을 지지하는 메모리 블록에 대해서는, 상기 버스트 요구 신호가 메모리 장치의 칩 선택 신호로서 사용되고, 버스트 액세스 기능을 지지하지 않는 메모리 블록에 대해서는, 상기 버스트 요구 신호의 반전 신호가 메모리 장치의 칩 선택 신호로서 사용되는 메모리 시스템에 접속되는 것을 특징으로 하는 데이터 처리 장치.
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