JPH09258998A - テストおよび診断メカニズム - Google Patents
テストおよび診断メカニズムInfo
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- JPH09258998A JPH09258998A JP8349576A JP34957696A JPH09258998A JP H09258998 A JPH09258998 A JP H09258998A JP 8349576 A JP8349576 A JP 8349576A JP 34957696 A JP34957696 A JP 34957696A JP H09258998 A JPH09258998 A JP H09258998A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2736—Tester hardware, i.e. output processing circuits using a dedicated service processor for test
-
- G—PHYSICS
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-
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- G06F11/2733—Test interface between tester and unit under test
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- Semiconductor Integrated Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 チップ外の装置からのリクエストによるチッ
プ上のレジスタへのアクセスを可能にする。 【解決手段】 集積回路１０は、ＲＩＳＣ ＣＰＵ１
２、および外部インタフェースを有している。本発明の
テスト／診断メカニズムは、集積回路１０へのアクセス
をリクエストすることが可能な外部装置５０ａ、５０
ｂ、５２と、外部装置５０ａ、５０ｂ、５２からのリク
エストを受け取るとＣＰＵ１２を休止モードにし、その
後外部装置５０ａ、５０ｂ、５２がチップ上のレジスタ
にアクセスすることを可能にするストップ／スタートメ
カニズムとを有しており、それによりチップ外の外部装
置５０ａ、５０ｂ、５２からのリクエストで、チップ上
のレジスタへのアクセスを可能にすることができる。
プ上のレジスタへのアクセスを可能にする。 【解決手段】 集積回路１０は、ＲＩＳＣ ＣＰＵ１
２、および外部インタフェースを有している。本発明の
テスト／診断メカニズムは、集積回路１０へのアクセス
をリクエストすることが可能な外部装置５０ａ、５０
ｂ、５２と、外部装置５０ａ、５０ｂ、５２からのリク
エストを受け取るとＣＰＵ１２を休止モードにし、その
後外部装置５０ａ、５０ｂ、５２がチップ上のレジスタ
にアクセスすることを可能にするストップ／スタートメ
カニズムとを有しており、それによりチップ外の外部装
置５０ａ、５０ｂ、５２からのリクエストで、チップ上
のレジスタへのアクセスを可能にすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路に関し、
特に、キャッシュまたはＲＡＭとして使用され得る、１
ブロックのオンチップメモリを使用する携帯機器への使
用が意図されるＲＩＳＣ（reduced instruction set co
mputer）型ＣＰＵを備えている集積回路に用いられるテ
ストおよび診断メカニズムに関する。
特に、キャッシュまたはＲＡＭとして使用され得る、１
ブロックのオンチップメモリを使用する携帯機器への使
用が意図されるＲＩＳＣ（reduced instruction set co
mputer）型ＣＰＵを備えている集積回路に用いられるテ
ストおよび診断メカニズムに関する。
【０００２】
【従来の技術】携帯機器には、個人情報管理機(persona
l information manager)、セルラー方式電話、デジタル
カメラ、携帯用ゲーム機、バーコードスキャナ、医療用
器具、電子楽器、およびナビゲーションシステム、特
に、グローバルポジショニング衛星ナビゲーションシス
テム等の電子機器が含まれる。
l information manager)、セルラー方式電話、デジタル
カメラ、携帯用ゲーム機、バーコードスキャナ、医療用
器具、電子楽器、およびナビゲーションシステム、特
に、グローバルポジショニング衛星ナビゲーションシス
テム等の電子機器が含まれる。
【０００３】ある携帯機器を商業的に成功させるために
は、その携帯機器には、低コスト、長いバッテリ寿命を
保証するべく必要な電力が低いこと、およびその出力の
正確性および有用性を保証するような高水準性能を有す
る集積回路が必要である。加えて、単一型の集積回路が
多様な携帯機器に使用され得るように、集積回路と、携
帯機器のその他の構成要素とのインターフェースはプラ
グ−アンド−プレイ設計のものでなければならない。こ
のような適応性には、携帯機器の設計者が、ＩＣを、多
様なアプリケーションに使用されるためにいかなる内部
改変をも必要としない特別あつらえでない部品として、
機器内に容易に組込み可能であることが含まれる。
は、その携帯機器には、低コスト、長いバッテリ寿命を
保証するべく必要な電力が低いこと、およびその出力の
正確性および有用性を保証するような高水準性能を有す
る集積回路が必要である。加えて、単一型の集積回路が
多様な携帯機器に使用され得るように、集積回路と、携
帯機器のその他の構成要素とのインターフェースはプラ
グ−アンド−プレイ設計のものでなければならない。こ
のような適応性には、携帯機器の設計者が、ＩＣを、多
様なアプリケーションに使用されるためにいかなる内部
改変をも必要としない特別あつらえでない部品として、
機器内に容易に組込み可能であることが含まれる。
【０００４】
【発明が解決しようとする課題】Ｉｎｔｅｌ８０×８６
およびＰｅｎｔｉｕｍ(R)シリーズのチップ、ならびに
モトローラ６８０００シリーズのチップ等の集積回路Ｃ
ＰＵに見られる「コンピューティングパワー」は、ここ数
年において著しく増加してきた。同時に、このようなチ
ップは、そのパワーに関する要件と共にそのサイズも大
きくなってきた。このようなチップは、ＣＩＳＣ（conv
entional instruction set computers）型と呼ばれてお
り、付随したランダムアクセスメモリ(ＲＡＭ)のブロッ
ク数をかなり必要とし、また、これらのチップを含むコ
ンピュータで実行するように書き込まれたアプリケーシ
ョンが、表面上制限なく発展し、膨大な量のハードドラ
イブスペースを必要とする。このようなＣＩＳＣ装置
は、そのパワーに関する要件およびそのサイズのため、
携帯機器に容易には使用できない。
およびＰｅｎｔｉｕｍ(R)シリーズのチップ、ならびに
モトローラ６８０００シリーズのチップ等の集積回路Ｃ
ＰＵに見られる「コンピューティングパワー」は、ここ数
年において著しく増加してきた。同時に、このようなチ
ップは、そのパワーに関する要件と共にそのサイズも大
きくなってきた。このようなチップは、ＣＩＳＣ（conv
entional instruction set computers）型と呼ばれてお
り、付随したランダムアクセスメモリ(ＲＡＭ)のブロッ
ク数をかなり必要とし、また、これらのチップを含むコ
ンピュータで実行するように書き込まれたアプリケーシ
ョンが、表面上制限なく発展し、膨大な量のハードドラ
イブスペースを必要とする。このようなＣＩＳＣ装置
は、そのパワーに関する要件およびそのサイズのため、
携帯機器に容易には使用できない。
【０００５】ＲＩＳＣは、当初は、ハイエンドなグラフ
ィックアプリケーション、およびＣＡＥ／ＣＡＤワーク
ステーションに使用されていたが、ＲＩＳＣアーキテク
チャーによって、かなり小さなダイサイズを有するＩＣ
が可能となる。ＲＩＳＣ技術による命令セットは小さい
ため、インプリメントするのに必要なトランジスタの数
は少なく、より単純な設計となり、その結果、完了およ
びデバッグの時間が短くなる。加えて、より小さいチッ
プはより短い信号経路を有することになり、これは、命
令サイクルが短時間になることを意味する。ＣＩＳＣ
ＣＰＵに対して、ＲＩＳＣ ＣＰＵのサイズはかなり小
さく、例えばＩｎｔｅｌ３８６ＳＬチップは約１７０ｍ
ｍ2であるが、同様の計算能力を有するＲＩＳＣチップ
は５ｍｍ2強である。
ィックアプリケーション、およびＣＡＥ／ＣＡＤワーク
ステーションに使用されていたが、ＲＩＳＣアーキテク
チャーによって、かなり小さなダイサイズを有するＩＣ
が可能となる。ＲＩＳＣ技術による命令セットは小さい
ため、インプリメントするのに必要なトランジスタの数
は少なく、より単純な設計となり、その結果、完了およ
びデバッグの時間が短くなる。加えて、より小さいチッ
プはより短い信号経路を有することになり、これは、命
令サイクルが短時間になることを意味する。ＣＩＳＣ
ＣＰＵに対して、ＲＩＳＣ ＣＰＵのサイズはかなり小
さく、例えばＩｎｔｅｌ３８６ＳＬチップは約１７０ｍ
ｍ2であるが、同様の計算能力を有するＲＩＳＣチップ
は５ｍｍ2強である。
【０００６】ＲＩＳＣベースのＣＰＵはサイズが小さい
ため、ＲＩＳＣアーキテクチャは、ＣＰＵおよび多数の
その他の構造が単一チップ上に設けられる「システムオ
ンチップ」 (ＳＯＣ) への適用に理想的である。このよ
うなＳＯＣアーキテクチャは、それでもなおＣＩＳＣ
ＣＰＵよりもかなり小さなチップを構成し得るが、単一
の集積回路に、あらゆる計算および制御構造を含む。Ｓ
ＯＣアーキテクチャは、一般に、ＲＩＳＣ ＣＰＵ、な
らびにある種のローカルＲＡＭおよび／あるいはデータ
キャッシュを含む。加えてこのチップは、内部および外
部バスコントローラ、多様な種類の通信ポート、割り込
みコントローラ、およびパルス幅変調器、多様なコンフ
ィギュレーションレジスタ、多様なタイマ／カウンタ構
造、ならびにＬＣＤコントローラのような、ある種の出
力コントローラを含み得る。このような構造は、チップ
上に集積された、それに付随する周辺装置とともに、３
２ビットアーキテクチャに構成される。この集積化によ
り、このチップを用いる携帯機器の設計者は、開発サイ
クルを縮め、かつ製品の市場導入を促進することができ
る。このチップ構造は、集積回路とともに機能するため
にバッファの追加を必要としない８ビットまたは１６ビ
ットのＳＲＡＭ、ＤＲＡＭ、ＥＰＲＯＭ、および／ある
いはメモリ装置をサポートすることが可能な、集積化さ
れたプログラム可能なバスコントローラと共に外部１６
ビットデータバスを有し得る。このチップは、３．３ボ
ルトあるいは５ボルトのいずれかで動作され得、この場
合、１００ｍＷから３５０ｍＷをそれぞれ必要とする。
ため、ＲＩＳＣアーキテクチャは、ＣＰＵおよび多数の
その他の構造が単一チップ上に設けられる「システムオ
ンチップ」 (ＳＯＣ) への適用に理想的である。このよ
うなＳＯＣアーキテクチャは、それでもなおＣＩＳＣ
ＣＰＵよりもかなり小さなチップを構成し得るが、単一
の集積回路に、あらゆる計算および制御構造を含む。Ｓ
ＯＣアーキテクチャは、一般に、ＲＩＳＣ ＣＰＵ、な
らびにある種のローカルＲＡＭおよび／あるいはデータ
キャッシュを含む。加えてこのチップは、内部および外
部バスコントローラ、多様な種類の通信ポート、割り込
みコントローラ、およびパルス幅変調器、多様なコンフ
ィギュレーションレジスタ、多様なタイマ／カウンタ構
造、ならびにＬＣＤコントローラのような、ある種の出
力コントローラを含み得る。このような構造は、チップ
上に集積された、それに付随する周辺装置とともに、３
２ビットアーキテクチャに構成される。この集積化によ
り、このチップを用いる携帯機器の設計者は、開発サイ
クルを縮め、かつ製品の市場導入を促進することができ
る。このチップ構造は、集積回路とともに機能するため
にバッファの追加を必要としない８ビットまたは１６ビ
ットのＳＲＡＭ、ＤＲＡＭ、ＥＰＲＯＭ、および／ある
いはメモリ装置をサポートすることが可能な、集積化さ
れたプログラム可能なバスコントローラと共に外部１６
ビットデータバスを有し得る。このチップは、３．３ボ
ルトあるいは５ボルトのいずれかで動作され得、この場
合、１００ｍＷから３５０ｍＷをそれぞれ必要とする。
【０００７】このチップ上の多数の周辺装置を組み合わ
せ、ＣＰＵと周辺装置との間に内部バスを設けることに
より、メモリ記憶およびメモリ検索等のオフチップ処理
を制御すると同時に、チップ上において多数の処理を行
うことが可能となる。
せ、ＣＰＵと周辺装置との間に内部バスを設けることに
より、メモリ記憶およびメモリ検索等のオフチップ処理
を制御すると同時に、チップ上において多数の処理を行
うことが可能となる。
【０００８】この集積回路は、複数のプログラム可能な
チップに対するイネーブルを提供するメモリインターフ
ェースを含み得、ユーザが、待ち状態およびメモリ幅を
８ビットまたは１６ビットに設定することを可能にす
る。この集積回路は、アドレスデコーディングおよびＤ
ＲＡＭ制御論理を提供し、外部アドレスデコーディング
コントローラまたはＤＲＡＭコントローラを必要とせず
に、外部バスマスタがデータ転送を行うことを可能にす
る。シーケンシャルなアクセスが使用される場合には、
集積回路は、外部バスマスタによって供給される初期メ
モリアドレスを自動的にインクリメントして、転送速度
を上げる。
チップに対するイネーブルを提供するメモリインターフ
ェースを含み得、ユーザが、待ち状態およびメモリ幅を
８ビットまたは１６ビットに設定することを可能にす
る。この集積回路は、アドレスデコーディングおよびＤ
ＲＡＭ制御論理を提供し、外部アドレスデコーディング
コントローラまたはＤＲＡＭコントローラを必要とせず
に、外部バスマスタがデータ転送を行うことを可能にす
る。シーケンシャルなアクセスが使用される場合には、
集積回路は、外部バスマスタによって供給される初期メ
モリアドレスを自動的にインクリメントして、転送速度
を上げる。
【０００９】本発明は、チップ外の装置からのリクエス
トによるチップ上のレジスタへのアクセスを可能にする
メカニズムを提供することにある。
トによるチップ上のレジスタへのアクセスを可能にする
メカニズムを提供することにある。
【００１０】
【課題を解決するための手段】本発明は、外部バスマス
タコントローラを含み、集積回路上の実質上全ての内部
レジスタのアクセスを可能にし、かつオンチップＳＲＡ
Ｍ／ＤＲＡＭコントローラが、外部メモリにアクセスす
ることを可能するテストおよび診断メカニズムに関す
る。
タコントローラを含み、集積回路上の実質上全ての内部
レジスタのアクセスを可能にし、かつオンチップＳＲＡ
Ｍ／ＤＲＡＭコントローラが、外部メモリにアクセスす
ることを可能するテストおよび診断メカニズムに関す
る。
【００１１】本発明のテスト／診断メカニズムは、ＲＩ
ＳＣ ＣＰＵおよび外部インターフェースを有する集積
回路における、オフチップ装置からのリクエストでオン
チップレジスタへのアクセスを提供するためのテスト／
診断メカニズムであって、該集積回路へのアクセスをリ
クエストすることが可能な外部装置と、該外部装置から
のリクエストを受け取ると該ＣＰＵを休止モードにし、
その後該外部装置がオンチップレジスタにアクセスする
ことを可能にするストップ／スタートメカニズムと、を
備えており、そのことにより上記目的を達成する。
ＳＣ ＣＰＵおよび外部インターフェースを有する集積
回路における、オフチップ装置からのリクエストでオン
チップレジスタへのアクセスを提供するためのテスト／
診断メカニズムであって、該集積回路へのアクセスをリ
クエストすることが可能な外部装置と、該外部装置から
のリクエストを受け取ると該ＣＰＵを休止モードにし、
その後該外部装置がオンチップレジスタにアクセスする
ことを可能にするストップ／スタートメカニズムと、を
備えており、そのことにより上記目的を達成する。
【００１２】前記ＣＰＵが前記休止モードにある間、前
記集積回路がＤＲＡＭをリフレッシュし続けることを可
能にするリフレッシュメカニズムをさらに備えていても
よい。
記集積回路がＤＲＡＭをリフレッシュし続けることを可
能にするリフレッシュメカニズムをさらに備えていても
よい。
【００１３】前記ストップ／スタートメカニズムは、前
記ＣＰＵに接続されているリクエストメカニズムを備え
ており、該リクエストメカニズムは、該ＣＰＵに開放メ
カニズムを動作させ、それにより前記外部インタフェー
スを開放して、前記外部装置を前記集積回路にアクセス
可能にしてもよい。
記ＣＰＵに接続されているリクエストメカニズムを備え
ており、該リクエストメカニズムは、該ＣＰＵに開放メ
カニズムを動作させ、それにより前記外部インタフェー
スを開放して、前記外部装置を前記集積回路にアクセス
可能にしてもよい。
【００１４】前記開放メカニズムは許可メカニズムを備
えており、該許可メカニズムは、前記外部装置が前記集
積回路にアクセスしてもよいという信号を、該外部装置
に送ってもよい。
えており、該許可メカニズムは、前記外部装置が前記集
積回路にアクセスしてもよいという信号を、該外部装置
に送ってもよい。
【００１５】前記ストップ／スタートメカニズムが、オ
ンチップメモリ、オンチップ周辺装置、ならびにオンチ
ップＳＲＡＭおよびＤＲＡＭコントローラへのアクセス
を可能にしてもよい。
ンチップメモリ、オンチップ周辺装置、ならびにオンチ
ップＳＲＡＭおよびＤＲＡＭコントローラへのアクセス
を可能にしてもよい。
【００１６】本発明の他のテスト／診断メカニズムは、
３２ビットＲＩＳＣ ＣＰＵおよび２６ビット外部イン
ターフェースを有する集積回路において、オフチップ装
置からのリクエストでオンチップレジスタへのアクセス
を提供するためのテスト／診断メカニズムであって、リ
クエスト信号を提供し、許可信号を受け取ると２６ビッ
トアドレスを該集積回路へ提供することによって、該集
積回路へのアクセスをリクエストすることが可能である
外部装置と、該外部装置からの該リクエスト信号を受け
取ると、クロックサイクル間に、該ＣＰＵを休止モード
にし、その後該外部装置がオンチップレジスタにアクセ
スすることを可能にするストップ／スタートメカニズム
と、該外部装置からの２６ビットアドレスを、該ＣＰＵ
によって使用可能な３２ビットアドレスへ変換するため
の拡張レジスタと、を備えており、そのことにより上記
目的を達成する。
３２ビットＲＩＳＣ ＣＰＵおよび２６ビット外部イン
ターフェースを有する集積回路において、オフチップ装
置からのリクエストでオンチップレジスタへのアクセス
を提供するためのテスト／診断メカニズムであって、リ
クエスト信号を提供し、許可信号を受け取ると２６ビッ
トアドレスを該集積回路へ提供することによって、該集
積回路へのアクセスをリクエストすることが可能である
外部装置と、該外部装置からの該リクエスト信号を受け
取ると、クロックサイクル間に、該ＣＰＵを休止モード
にし、その後該外部装置がオンチップレジスタにアクセ
スすることを可能にするストップ／スタートメカニズム
と、該外部装置からの２６ビットアドレスを、該ＣＰＵ
によって使用可能な３２ビットアドレスへ変換するため
の拡張レジスタと、を備えており、そのことにより上記
目的を達成する。
【００１７】前記ＣＰＵが前記休止モードにある間、前
記集積回路が、ＤＲＡＭをリフレッシュし続けることを
可能にするリフレッシュメカニズムを備えていてもよ
い。
記集積回路が、ＤＲＡＭをリフレッシュし続けることを
可能にするリフレッシュメカニズムを備えていてもよ
い。
【００１８】前記ストップ／スタートメカニズムが、前
記ＣＰＵに接続されているリクエストメカニズムを備え
ており、該リクエストメカニズムは、前記集積回路に開
放メカニズムを動作させ、それにより該外部インターフ
ェースを開放して、該外部装置が該集積回路にアクセス
することを可能にしてもよい。
記ＣＰＵに接続されているリクエストメカニズムを備え
ており、該リクエストメカニズムは、前記集積回路に開
放メカニズムを動作させ、それにより該外部インターフ
ェースを開放して、該外部装置が該集積回路にアクセス
することを可能にしてもよい。
【００１９】前記開放メカニズムが、許可メカニズムを
備えており、該許可メカニズムは、前記外部装置が前記
集積回路へアクセスしてもよいという信号を、該外部装
置に送ってもよい。
備えており、該許可メカニズムは、前記外部装置が前記
集積回路へアクセスしてもよいという信号を、該外部装
置に送ってもよい。
【００２０】前記ストップ／スタートメカニズムが、オ
ンチップメモリ、オンチップ周辺装置、ならびにオンチ
ップＳＲＡＭおよびＤＲＡＭコントローラへのアクセス
を可能にしてもよい。
ンチップメモリ、オンチップ周辺装置、ならびにオンチ
ップＳＲＡＭおよびＤＲＡＭコントローラへのアクセス
を可能にしてもよい。
【００２１】前記テスト／診断メカニズムは、自動アド
レスインクリメンテーション手段を包含してもよい。
レスインクリメンテーション手段を包含してもよい。
【００２２】
【発明の実施の形態】上記およびその他の目的、ならび
に本発明の利点は、図面を参照しながら説明される以下
の記載によってより明らかになる。
に本発明の利点は、図面を参照しながら説明される以下
の記載によってより明らかになる。
【００２３】まず、図１を参照すると、本発明のシステ
ムオンチップ(ＳＯＣ)構造は１０で示されている。ＩＣ
１０は、３２ビットＲＩＳＣ ＣＰＵ１２を含み、ＣＰ
Ｕ１２は、３２ビット内部バス１４に接続されている。
ＣＰＵ１２は、内部バスコントローラ１６に直接接続さ
れており、内部バスコントローラ１６は、バス１４とバ
スマップ１８とに接続されている。ＩＣ１０は、ローカ
ルＲＡＭ(ＳＲＡＭ)２０、命令／データ混在キャッシュ
２２、および外部アクセスポート２４をさらに含む。好
ましい実施形態においては、ＩＣ１０は、液晶ディスプ
レイ(ＬＣＤ)に接続されることが意図されており、その
ためにＬＣＤパネルインタフェース２８に接続されるＬ
ＣＤコントローラ２６を含む。外部バスコントローラ３
０が、２６ビット外部メモリインタフェース３２および
外部チップセレクト３４に接続されて設けられている。
ムオンチップ(ＳＯＣ)構造は１０で示されている。ＩＣ
１０は、３２ビットＲＩＳＣ ＣＰＵ１２を含み、ＣＰ
Ｕ１２は、３２ビット内部バス１４に接続されている。
ＣＰＵ１２は、内部バスコントローラ１６に直接接続さ
れており、内部バスコントローラ１６は、バス１４とバ
スマップ１８とに接続されている。ＩＣ１０は、ローカ
ルＲＡＭ(ＳＲＡＭ)２０、命令／データ混在キャッシュ
２２、および外部アクセスポート２４をさらに含む。好
ましい実施形態においては、ＩＣ１０は、液晶ディスプ
レイ(ＬＣＤ)に接続されることが意図されており、その
ためにＬＣＤパネルインタフェース２８に接続されるＬ
ＣＤコントローラ２６を含む。外部バスコントローラ３
０が、２６ビット外部メモリインタフェース３２および
外部チップセレクト３４に接続されて設けられている。
【００２４】複数のコンフィギュレーションレジスタ３
６が設けられており、この機能については後述する。好
ましい実施形態においては、コンフィギュレーションレ
ジスタ３６は、内部バスコントローラ１６内に配置され
る。複数の内部「周辺装置」が、集積回路１０上にあり、
内部バス１４に接続されている。内部「周辺装置」には、
ユニバーサル非同期送受信機(ＵＡＲＴ)３８、パラレル
ポート４０、タイマ／カウンタ４２、割り込みコントロ
ーラ４４、およびパルス幅変調器(ＰＷＭ)４６が含まれ
る。
６が設けられており、この機能については後述する。好
ましい実施形態においては、コンフィギュレーションレ
ジスタ３６は、内部バスコントローラ１６内に配置され
る。複数の内部「周辺装置」が、集積回路１０上にあり、
内部バス１４に接続されている。内部「周辺装置」には、
ユニバーサル非同期送受信機(ＵＡＲＴ)３８、パラレル
ポート４０、タイマ／カウンタ４２、割り込みコントロ
ーラ４４、およびパルス幅変調器(ＰＷＭ)４６が含まれ
る。
【００２５】本明細書中において外部装置である外部バ
スマスタ４８が、外部メモリインタフェース３２、外部
チップセレクト３４、および外部メモリ５０に接続され
ている。外部メモリ５０は、ＳＲＡＭ部およびＤＲＡＭ
部の双方を含み得る。集合的に参照符号５２で示される
周辺装置は、外部メモリインタフェース３２および外部
チップセレクト３４に接続されている。好ましい実施形
態において、外部メモリインターフェース３２および外
部チップセレクト３４は、外部バスコントローラ３０の
一部である。参照符号１２から４６によって示される構
成要素は、集積回路１０の一部を構成し、一方、参照符
号４６より大きい参照符号で示される構成要素はオフチ
ップ装置であることが当業者に理解されるであろう。
スマスタ４８が、外部メモリインタフェース３２、外部
チップセレクト３４、および外部メモリ５０に接続され
ている。外部メモリ５０は、ＳＲＡＭ部およびＤＲＡＭ
部の双方を含み得る。集合的に参照符号５２で示される
周辺装置は、外部メモリインタフェース３２および外部
チップセレクト３４に接続されている。好ましい実施形
態において、外部メモリインターフェース３２および外
部チップセレクト３４は、外部バスコントローラ３０の
一部である。参照符号１２から４６によって示される構
成要素は、集積回路１０の一部を構成し、一方、参照符
号４６より大きい参照符号で示される構成要素はオフチ
ップ装置であることが当業者に理解されるであろう。
【００２６】好ましい実施形態において、ＩＣ１０は、
１６０ピンの薄型ＱＦＰ（Thin Quad Flat Pack）アセ
ンブリに構成される。図２を参照すると、本発明におい
て特に重要とされるのは、外部バスマスタ４８に接続す
るピンであり、リクエスト信号のバスマスタリクエスト
(ＢＲＥＱ)、許可信号のバスマスタグラント(ＢＧＲ)、
転送リクエスト (ＸＲＥＱ)、および転送アクノリッジ
(ＸＡＣＫ)と称される。信号の流れは、ＩＣ１０、外部
バスマスタ４８、ＤＲＡＭ５０ａ、ＳＲＡＭ５０ｂおよ
び周辺装置５２を接続する矢印で表される。好ましい実
施形態において、外部メモリインターフェース３２およ
び外部チップセレクト３４は、物理的に外部バスコント
ローラ３０内に配置されることが理解されるであろう。
本明細書においては、ピンＢＲＥＱおよびＸＲＥＱは、
リクエストメカニズムであり、一方ピンＢＧＲおよびＸ
ＡＣＫは、許可メカニズムである。次に、データおよび
／または命令は、データ、アドレスおよび制御機能のた
めのバスを介して、ＩＣ１０と、外部メモリおよび周辺
装置との間を通る。バスは、集合的に５４で示される。
１６０ピンの薄型ＱＦＰ（Thin Quad Flat Pack）アセ
ンブリに構成される。図２を参照すると、本発明におい
て特に重要とされるのは、外部バスマスタ４８に接続す
るピンであり、リクエスト信号のバスマスタリクエスト
(ＢＲＥＱ)、許可信号のバスマスタグラント(ＢＧＲ)、
転送リクエスト (ＸＲＥＱ)、および転送アクノリッジ
(ＸＡＣＫ)と称される。信号の流れは、ＩＣ１０、外部
バスマスタ４８、ＤＲＡＭ５０ａ、ＳＲＡＭ５０ｂおよ
び周辺装置５２を接続する矢印で表される。好ましい実
施形態において、外部メモリインターフェース３２およ
び外部チップセレクト３４は、物理的に外部バスコント
ローラ３０内に配置されることが理解されるであろう。
本明細書においては、ピンＢＲＥＱおよびＸＲＥＱは、
リクエストメカニズムであり、一方ピンＢＧＲおよびＸ
ＡＣＫは、許可メカニズムである。次に、データおよび
／または命令は、データ、アドレスおよび制御機能のた
めのバスを介して、ＩＣ１０と、外部メモリおよび周辺
装置との間を通る。バスは、集合的に５４で示される。
【００２７】さらに詳細に説明するために、図１および
図２を参照すると、ＣＰＵ１２は、外部バスマスタ４８
が外部メモリインタフェース３２を制御し、また内部バ
スコントローラ１６に通常は配置される、データを転送
するためのオンチップＳＲＡＭ／ＤＲＡＭコントローラ
を使用することを可能にする。上記された４つの信号
は、外部インタフェース３２の制御を行うために用いら
れる。外部バスマスタ４８は、自身のチップイネーブル
およびＣＡＳ／ＲＡＳ(カラムアドレスセレクト／ロウ
アドレスセレクト)信号を外部メモリ５０に送るか、ま
たは内部バスコントローラ１６に配置されるＳＲＡＭ／
ＤＲＡＭコントローラを用いてオンチップ制御信号にア
クセスするためにＸＲＥＱ／ＸＡＣＫを用いなければな
らない。外部バスマスタ４８は、ＢＲＥＱピンをハイに
アサートすることによって外部メモリインタフェース３
２の制御をリクエストする。ＣＰＵ１２が現行のバス処
理を終了すると、外部インタフェース３２が外部バスマ
スタ４８に開放され、ＢＧＲピンがハイに駆動される。
外部バスマスタ４８がデータの問い合わせ（interrogat
ion）または転送を終了すると、外部バスマスタ４８
は、ＢＲＥＱピンをローにアサートし、ＣＰＵ１２は、
ＢＧＲピンをローにアサートする。これは、外部メモリ
インタフェースが、外部バスマスタ４８に開放され、現
在はＣＰＵ１２の制御下にあることを示す。
図２を参照すると、ＣＰＵ１２は、外部バスマスタ４８
が外部メモリインタフェース３２を制御し、また内部バ
スコントローラ１６に通常は配置される、データを転送
するためのオンチップＳＲＡＭ／ＤＲＡＭコントローラ
を使用することを可能にする。上記された４つの信号
は、外部インタフェース３２の制御を行うために用いら
れる。外部バスマスタ４８は、自身のチップイネーブル
およびＣＡＳ／ＲＡＳ(カラムアドレスセレクト／ロウ
アドレスセレクト)信号を外部メモリ５０に送るか、ま
たは内部バスコントローラ１６に配置されるＳＲＡＭ／
ＤＲＡＭコントローラを用いてオンチップ制御信号にア
クセスするためにＸＲＥＱ／ＸＡＣＫを用いなければな
らない。外部バスマスタ４８は、ＢＲＥＱピンをハイに
アサートすることによって外部メモリインタフェース３
２の制御をリクエストする。ＣＰＵ１２が現行のバス処
理を終了すると、外部インタフェース３２が外部バスマ
スタ４８に開放され、ＢＧＲピンがハイに駆動される。
外部バスマスタ４８がデータの問い合わせ（interrogat
ion）または転送を終了すると、外部バスマスタ４８
は、ＢＲＥＱピンをローにアサートし、ＣＰＵ１２は、
ＢＧＲピンをローにアサートする。これは、外部メモリ
インタフェースが、外部バスマスタ４８に開放され、現
在はＣＰＵ１２の制御下にあることを示す。
【００２８】ＣＰＵ１２は、ＢＲＥＱピンがハイである
ことを検出すると、現行のバス処理を終了し、ＢＧＲを
ハイにアサートし、外部バスマスタ４８が外部インタフ
ェース３２の制御をとることを可能にする。ＣＰＵ１２
を除く、全てのオンチップ構成要素が、外部バスマスタ
４８の制御下に入り、ＣＰＵ１２は休止モードになる。
ＣＰＵ１２がＢＧＲをハイに保持する間、外部バスマス
タ４８が、外部メモリインタフェース３２の制御をと
る。ＣＰＵ１２は休止モードにあっても、ＩＣ１０は、
本明細書中においてリフレッシュメカニズムと称される
プログラムに従ってＤＲＡＭメモリバンクのリフレッシ
ュを継続することが理解されるであろう。
ことを検出すると、現行のバス処理を終了し、ＢＧＲを
ハイにアサートし、外部バスマスタ４８が外部インタフ
ェース３２の制御をとることを可能にする。ＣＰＵ１２
を除く、全てのオンチップ構成要素が、外部バスマスタ
４８の制御下に入り、ＣＰＵ１２は休止モードになる。
ＣＰＵ１２がＢＧＲをハイに保持する間、外部バスマス
タ４８が、外部メモリインタフェース３２の制御をと
る。ＣＰＵ１２は休止モードにあっても、ＩＣ１０は、
本明細書中においてリフレッシュメカニズムと称される
プログラムに従ってＤＲＡＭメモリバンクのリフレッシ
ュを継続することが理解されるであろう。
【００２９】外部バスマスタ４８がＸＲＥＱピンをハイ
にアサートし、ＢＧＲもまたハイである場合、外部バス
マスタ４８は内部ＳＲＡＭ、キャッシュ、レジスタ、Ｄ
ＲＡＭコントローラおよびＳＲＡＭコントローラにアク
セス可能となる。外部バスマスタ４８は、アドレス、デ
ータ、読み出し／書き込みアクセス、および転送サイズ
を、転送を終了するためにオンチップコントローラを用
いるＩＣ１０に与える。外部バスマスタ４８はまた、Ｉ
Ｃ１０が、転送アドレスのトラックを、内部バスコント
ローラ１６に配置されたメモリマップレジスタ内、特に
その内部のコンフィギュレーションレジスタ３６のうち
の１つに、内部的に維持するようにリクエストし得、第
１の転送に必要とされる外部アドレス以降の外部アドレ
スを与える必要がなくなる。これは、ＣＰＵ１２を休止
モードにし、同時に、外部装置４８がオンチップレジス
タにアクセスすることを可能にする、ストップ／スター
トメカニズムと称されるを含んでいる。
にアサートし、ＢＧＲもまたハイである場合、外部バス
マスタ４８は内部ＳＲＡＭ、キャッシュ、レジスタ、Ｄ
ＲＡＭコントローラおよびＳＲＡＭコントローラにアク
セス可能となる。外部バスマスタ４８は、アドレス、デ
ータ、読み出し／書き込みアクセス、および転送サイズ
を、転送を終了するためにオンチップコントローラを用
いるＩＣ１０に与える。外部バスマスタ４８はまた、Ｉ
Ｃ１０が、転送アドレスのトラックを、内部バスコント
ローラ１６に配置されたメモリマップレジスタ内、特に
その内部のコンフィギュレーションレジスタ３６のうち
の１つに、内部的に維持するようにリクエストし得、第
１の転送に必要とされる外部アドレス以降の外部アドレ
スを与える必要がなくなる。これは、ＣＰＵ１２を休止
モードにし、同時に、外部装置４８がオンチップレジス
タにアクセスすることを可能にする、ストップ／スター
トメカニズムと称されるを含んでいる。
【００３０】ＩＣ１０は、ＸＲＥＱピンがハイにアサー
トされているのを検出すると、ＸＡＣＫピンをハイにア
サートし、アドレス、データ、および外部バスマスタ４
８によるアクセスの形をとるコントロールをラッチする
認知信号を送る。ＩＣ１０は、ＢＧＲをローにアサート
することによって外部メモリインタフェース３２を制御
し得、外部バスマスタ４８がＩＣ１０の制御することを
妨げる。リクエストされた転送が終了すると、ＩＣ１０
は、ＸＡＣＫをローに駆動し、データバス５４を読み出
し処理にかけ、ＸＲＥＱがハイな限りＢＧＲをローにア
サートし続ける。ＸＲＥＱが外部バスマスタ４８によっ
てロー駆動されると、ＩＣ１０は、ＢＧＲをハイにアサ
ートし、外部バスマスタ４８にインタフェース３２の制
御を取らせる。外部バスマスタ４８は、ＸＲＥＱをハイ
駆動、またはＢＲＥＱをローに駆動することによってバ
ス５４を開放することにより他の転送を開始し得る。
トされているのを検出すると、ＸＡＣＫピンをハイにア
サートし、アドレス、データ、および外部バスマスタ４
８によるアクセスの形をとるコントロールをラッチする
認知信号を送る。ＩＣ１０は、ＢＧＲをローにアサート
することによって外部メモリインタフェース３２を制御
し得、外部バスマスタ４８がＩＣ１０の制御することを
妨げる。リクエストされた転送が終了すると、ＩＣ１０
は、ＸＡＣＫをローに駆動し、データバス５４を読み出
し処理にかけ、ＸＲＥＱがハイな限りＢＧＲをローにア
サートし続ける。ＸＲＥＱが外部バスマスタ４８によっ
てロー駆動されると、ＩＣ１０は、ＢＧＲをハイにアサ
ートし、外部バスマスタ４８にインタフェース３２の制
御を取らせる。外部バスマスタ４８は、ＸＲＥＱをハイ
駆動、またはＢＲＥＱをローに駆動することによってバ
ス５４を開放することにより他の転送を開始し得る。
【００３１】ＩＣ１０が外部バスマスタ４８の制御下に
ある場合、ピンｎＯＥ、ｎＷＥおよびｎＢＷは高インピ
ーダンス状態にあり、ｎＣＥ／ｎＣＡＳドライブ、およ
びｎＲＡＳドライブはアクティブではない。本明細書に
おいて、ピンに先行する「ｎ」は、「ローレベルアクティ
ブ」を指す。ｎＯＥは、外部メモリおよび周辺装置のた
めの出力イネーブルであり、外部メモリおよび周辺装置
がデータバスを駆動することを可能にする。ｎＯＥは、
読み出し処理の間はローにアサートされ、書き込み処理
の間はハイにアサートされる。ｎＯＥは、外部バスマス
タ４８の制御下にある場合、ＣＰＵ１２に埋設されたマ
イクロコントローラ１２ａの出力イネーブルとして機能
する。ｎＯＥは、外部バスマスタ４８によって、読み出
し処理中はローに駆動され、書き込み処理中はハイに駆
動される。
ある場合、ピンｎＯＥ、ｎＷＥおよびｎＢＷは高インピ
ーダンス状態にあり、ｎＣＥ／ｎＣＡＳドライブ、およ
びｎＲＡＳドライブはアクティブではない。本明細書に
おいて、ピンに先行する「ｎ」は、「ローレベルアクティ
ブ」を指す。ｎＯＥは、外部メモリおよび周辺装置のた
めの出力イネーブルであり、外部メモリおよび周辺装置
がデータバスを駆動することを可能にする。ｎＯＥは、
読み出し処理の間はローにアサートされ、書き込み処理
の間はハイにアサートされる。ｎＯＥは、外部バスマス
タ４８の制御下にある場合、ＣＰＵ１２に埋設されたマ
イクロコントローラ１２ａの出力イネーブルとして機能
する。ｎＯＥは、外部バスマスタ４８によって、読み出
し処理中はローに駆動され、書き込み処理中はハイに駆
動される。
【００３２】ｎＷＥは、外部メモリおよび周辺装置のた
めの書き込みイネーブルである。ｎＷＥは、書き込み処
理中はローに駆動され、読み出し処理中はハイ駆動され
る。外部バスマスタ４８の制御下にある場合、ｎＷＥ
は、書き込み処理中はロー駆動され、読み出し処理中は
ハイ駆動されなければならない。
めの書き込みイネーブルである。ｎＷＥは、書き込み処
理中はローに駆動され、読み出し処理中はハイ駆動され
る。外部バスマスタ４８の制御下にある場合、ｎＷＥ
は、書き込み処理中はロー駆動され、読み出し処理中は
ハイ駆動されなければならない。
【００３３】ｎＣＥ／ｎＣＡＳ[5:0]は、チップイネー
ブル(ＣＥ)／カラムアドレスセレクト(ＣＡＳ)を送り、
標準的な外部メモリ／周辺装置との直接接続を可能にす
る。ピンは、ＤＲＡＭ５０ａにインタフェースする場合
には、ｎＣＡＳとして機能し、ＳＲＡＭ５０ｂまたは周
辺装置５２とインタフェースする場合には、ｎＣＥとし
て機能する。これらのピンは、システム設計者によって
完全にプログラム可能であり、バイトイネーブルをサポ
ートし得る。ｎＣＥは、外部バスマスタ４８の制御下に
ある場合にはアクティブではない。一方、ｎＣＡＳは、
リフレッシュが回路にプログラムされている場合にリフ
レッシュ処理中のみアクティブである。ｎＲＡＳは、ロ
ウアドレスセレクトを与え、 ＤＲＡＭ５０ａへの直接
接続を可能にする。ｎＲＡＳは、外部バスマスタ４８の
制御下にある場合には、アクティブではない。
ブル(ＣＥ)／カラムアドレスセレクト(ＣＡＳ)を送り、
標準的な外部メモリ／周辺装置との直接接続を可能にす
る。ピンは、ＤＲＡＭ５０ａにインタフェースする場合
には、ｎＣＡＳとして機能し、ＳＲＡＭ５０ｂまたは周
辺装置５２とインタフェースする場合には、ｎＣＥとし
て機能する。これらのピンは、システム設計者によって
完全にプログラム可能であり、バイトイネーブルをサポ
ートし得る。ｎＣＥは、外部バスマスタ４８の制御下に
ある場合にはアクティブではない。一方、ｎＣＡＳは、
リフレッシュが回路にプログラムされている場合にリフ
レッシュ処理中のみアクティブである。ｎＲＡＳは、ロ
ウアドレスセレクトを与え、 ＤＲＡＭ５０ａへの直接
接続を可能にする。ｎＲＡＳは、外部バスマスタ４８の
制御下にある場合には、アクティブではない。
【００３４】Ａ[25:0]およびＤ[15:0]で示されるピンも
また、ＢＧＲがハイの場合には、高インピーダンス状態
にある。Ａ[25:0]は、２６の外部アドレスバスピンを示
し、埋設されたマイクロコントローラが、２６ビットア
ドレスを外部メモリおよび周辺装置に与えることを可能
にする。外部バスマスタ４８の制御下にある場合、２６
ビットアドレスは、埋設されたマイクロコントローラに
送られる。アドレスの上位６ビットは、コンフィギュレ
ーションレジスタ３６に配置されたプログラム可能な内
部レジスタによって与えられ、外部バスマスタを３２ビ
ットアドレススペースへ完全にアクセスさせる。
また、ＢＧＲがハイの場合には、高インピーダンス状態
にある。Ａ[25:0]は、２６の外部アドレスバスピンを示
し、埋設されたマイクロコントローラが、２６ビットア
ドレスを外部メモリおよび周辺装置に与えることを可能
にする。外部バスマスタ４８の制御下にある場合、２６
ビットアドレスは、埋設されたマイクロコントローラに
送られる。アドレスの上位６ビットは、コンフィギュレ
ーションレジスタ３６に配置されたプログラム可能な内
部レジスタによって与えられ、外部バスマスタを３２ビ
ットアドレススペースへ完全にアクセスさせる。
【００３５】Ｄ[15:0]は、１６ピン外部１６ビットデー
タバスを示す。外部バスマスタ４８の制御下にある場
合、書き込みアクセスの間、入力データが埋設されたマ
イクロコントローラ１２ａに与えられる。ｎＢＷは、バ
イトワイドアクセスピンである。ＣＰＵ１２は、外部メ
モリ５０および周辺装置５２に、データ転送のデータサ
イズを示す信号を与える。
タバスを示す。外部バスマスタ４８の制御下にある場
合、書き込みアクセスの間、入力データが埋設されたマ
イクロコントローラ１２ａに与えられる。ｎＢＷは、バ
イトワイドアクセスピンである。ＣＰＵ１２は、外部メ
モリ５０および周辺装置５２に、データ転送のデータサ
イズを示す信号を与える。
【００３６】ｎＢＷは、エキストラチップ／バイトイネ
ーブルを生成するために、外部アドレスコントローラに
よって使用され得る。外部バスマスタ４８の制御下にあ
る場合、外部バスマスタは転送サイズを示す。アクティ
ブコントローラ、ＣＰＵ１２または外部バスマスタ４８
に関わらず、オンピンｎＢＷは、ローにアサートされて
いればバイト転送を示し、ハイにアサートされていれば
ハーフワード(１６ビット転送)を示す。
ーブルを生成するために、外部アドレスコントローラに
よって使用され得る。外部バスマスタ４８の制御下にあ
る場合、外部バスマスタは転送サイズを示す。アクティ
ブコントローラ、ＣＰＵ１２または外部バスマスタ４８
に関わらず、オンピンｎＢＷは、ローにアサートされて
いればバイト転送を示し、ハイにアサートされていれば
ハーフワード(１６ビット転送)を示す。
【００３７】ピンｎＢＢは、ブートメモリの８ビットま
たは１６ビットの選択に使用されるバイトブートピンで
ある。集積回路１０が外部バスマスタ４８の制御下にあ
る場合、外部バスマスタ４８は、バス５４を介して、自
身のアドレスをマイクロコントローラ１２ａに与え得
る。この場合、ピンｎＢＢは、ローにアサートされ、外
部バスマスタ拡張レジスタ(ＥＢＭＥＲ)としてコンフィ
ギュレーションレジスタ３６に配置されるプログラム可
能な内部レジスタによって、アドレスの上位６ビットが
与えられる。外部バスマスタ４８はまた、埋設されたマ
イクロコントローラに転送アドレスのトラックを内部に
維持することをリクエストし得、その場合、ピンｎＢＢ
はハイにアサートされる。マイクロコントローラ１２ａ
は、外部バスマスタ４８(ｎＢＷ)によって特定された転
送サイズの関数として内部アドレスを調整する。
たは１６ビットの選択に使用されるバイトブートピンで
ある。集積回路１０が外部バスマスタ４８の制御下にあ
る場合、外部バスマスタ４８は、バス５４を介して、自
身のアドレスをマイクロコントローラ１２ａに与え得
る。この場合、ピンｎＢＢは、ローにアサートされ、外
部バスマスタ拡張レジスタ(ＥＢＭＥＲ)としてコンフィ
ギュレーションレジスタ３６に配置されるプログラム可
能な内部レジスタによって、アドレスの上位６ビットが
与えられる。外部バスマスタ４８はまた、埋設されたマ
イクロコントローラに転送アドレスのトラックを内部に
維持することをリクエストし得、その場合、ピンｎＢＢ
はハイにアサートされる。マイクロコントローラ１２ａ
は、外部バスマスタ４８(ｎＢＷ)によって特定された転
送サイズの関数として内部アドレスを調整する。
【００３８】外部バスマスタレジスタは、外部バスマス
タ４８からのアドレスを２６ビットから３２ビットに拡
張するために用いられ、従って、ＣＰＵ１２によって与
えられたアドレススペース全体へのアクセスをを可能に
する。内部３２ビットアドレスは、６ビットのアドレス
拡張をピンＡ[25:0]の２６ビットアドレスに加算するこ
とによって、形成される。外部バスマスタ４８が外部ア
ドレスを与え、またｎＢＢがローにアサートされる度
に、ＩＣ１０は、外部アドレスをとりこみ、外部バスマ
スタアドレスと、外部バスマスタ拡張レジスタ内のアド
レス拡張とを組み合わせることによって、３２ビット内
部アドレスを形成する。一旦アクセスが終了すると、Ｉ
Ｃ１０は、次のアドレス可能なロケーションを指示する
ために、ｎＢＷを介して、外部バスマスタ４８によって
特定される転送サイズに従って新しいアドレスを更新す
る。外部バスマスタ４８がシーケンシャルな転送を行っ
ている場合、この構成により、ＩＣ１０がその後のアド
レスを供給することが可能になる。これは、ｎＢＢをハ
イにアサートすることにより、逐次転送で行われ得、そ
の場合、ＩＣ１０は、外部アドレスを無視し、代わり
に、自身の更新されたアドレスを使用する。外部バスマ
スタ拡張レジスタに初めにロードされたアドレス拡張
は、論理値「１１１１１１」を有し、外部バスマスタ４８
が、外部バスマスタ拡張レジスタ、ローカルＳＲＡＭ、
キャッシュおよび例外ベクトルを有するシステムおよび
周辺レジスタを含むメモリの上部領域にアクセスするこ
とを可能にする。外部バスマスタ拡張レジスタは、スト
アコマンドまたは外部バスマスタ４８により更新され得
る。一旦、外部バスマスタ拡張レジスタの値が、「１１
１１１１」から変化すると、外部バスマスタ４８は、外
部バスマスタレジスタ拡張またはメモリの上部領域にア
クセスすることができなくなる。上記構成は、本明細書
において自動アドレスインクリメンテーション手段と称
されるものを含む。
タ４８からのアドレスを２６ビットから３２ビットに拡
張するために用いられ、従って、ＣＰＵ１２によって与
えられたアドレススペース全体へのアクセスをを可能に
する。内部３２ビットアドレスは、６ビットのアドレス
拡張をピンＡ[25:0]の２６ビットアドレスに加算するこ
とによって、形成される。外部バスマスタ４８が外部ア
ドレスを与え、またｎＢＢがローにアサートされる度
に、ＩＣ１０は、外部アドレスをとりこみ、外部バスマ
スタアドレスと、外部バスマスタ拡張レジスタ内のアド
レス拡張とを組み合わせることによって、３２ビット内
部アドレスを形成する。一旦アクセスが終了すると、Ｉ
Ｃ１０は、次のアドレス可能なロケーションを指示する
ために、ｎＢＷを介して、外部バスマスタ４８によって
特定される転送サイズに従って新しいアドレスを更新す
る。外部バスマスタ４８がシーケンシャルな転送を行っ
ている場合、この構成により、ＩＣ１０がその後のアド
レスを供給することが可能になる。これは、ｎＢＢをハ
イにアサートすることにより、逐次転送で行われ得、そ
の場合、ＩＣ１０は、外部アドレスを無視し、代わり
に、自身の更新されたアドレスを使用する。外部バスマ
スタ拡張レジスタに初めにロードされたアドレス拡張
は、論理値「１１１１１１」を有し、外部バスマスタ４８
が、外部バスマスタ拡張レジスタ、ローカルＳＲＡＭ、
キャッシュおよび例外ベクトルを有するシステムおよび
周辺レジスタを含むメモリの上部領域にアクセスするこ
とを可能にする。外部バスマスタ拡張レジスタは、スト
アコマンドまたは外部バスマスタ４８により更新され得
る。一旦、外部バスマスタ拡張レジスタの値が、「１１
１１１１」から変化すると、外部バスマスタ４８は、外
部バスマスタレジスタ拡張またはメモリの上部領域にア
クセスすることができなくなる。上記構成は、本明細書
において自動アドレスインクリメンテーション手段と称
されるものを含む。
【００３９】従って、ユーザおよび設計者は、ＩＣ１０
上のいかなるレジスタの内容ともアクセスすることが可
能である。これは、プログラマまたは設計者がＩＣ１０
処理中のある時点において、特定のレジスタにデータを
書き込んだり、特定のレジスタが所定の内容を含んでい
るかどうかを確認するためのテストに用いられる。
上のいかなるレジスタの内容ともアクセスすることが可
能である。これは、プログラマまたは設計者がＩＣ１０
処理中のある時点において、特定のレジスタにデータを
書き込んだり、特定のレジスタが所定の内容を含んでい
るかどうかを確認するためのテストに用いられる。
【００４０】このシステムは、 画素データが電荷結合
素子(ＣＣＤ)から受け取られ、メモリに転送されるＣＣ
Ｄカメラの一部としてＩＣ１０が使用される場合に特に
有用である。通常、そのような転送は、従来の割り込み
システムによって管理されるには高速過ぎる。しかし、
本明細書に開示されるシステムを使用することによっ
て、開始アドレスは、特定のアドレスマップに従ってＩ
Ｃ１０または外部制御により提供され得、ＩＣ１０がＣ
ＣＤからのデータをメモリに高速度で転送することを可
能にする。
素子(ＣＣＤ)から受け取られ、メモリに転送されるＣＣ
Ｄカメラの一部としてＩＣ１０が使用される場合に特に
有用である。通常、そのような転送は、従来の割り込み
システムによって管理されるには高速過ぎる。しかし、
本明細書に開示されるシステムを使用することによっ
て、開始アドレスは、特定のアドレスマップに従ってＩ
Ｃ１０または外部制御により提供され得、ＩＣ１０がＣ
ＣＤからのデータをメモリに高速度で転送することを可
能にする。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
集積回路上の実質的に全ての内部レジスタとのアクセス
を可能にし、オンチップＳＲＡＭ／ＤＲＡＭコントロー
ラが外部メモリにアクセスすることを可能にする、外部
バスマスタを備えたテスト／診断メカニズムを提供する
ことができる。
集積回路上の実質的に全ての内部レジスタとのアクセス
を可能にし、オンチップＳＲＡＭ／ＤＲＡＭコントロー
ラが外部メモリにアクセスすることを可能にする、外部
バスマスタを備えたテスト／診断メカニズムを提供する
ことができる。
【図１】本発明のオンチップ構造のシステムブロック図
である。
である。
【図２】本発明の集積回路と、それに接続されるオフチ
ップ装置とのピン接続を示すブロック図である。
ップ装置とのピン接続を示すブロック図である。
１０ 集積回路 １２ ＲＩＳＣ ＣＰＵ １４ 内部バス １６ 内部バスコントローラ １８ バスマップ ２０ ローカルＲＡＭ ２２ 命令／データ混在キャッシュ ２４ 外部アクセスポート ２６ ＬＣＤコントローラ ２８ ＬＣＤパネルインタフェース ３０ 外部バスコントローラ ３２ 外部メモリインタフェース ３４ 外部チップセレクト ３６ コンフィギュレーションレジスタ ３８ ＵＡＲＴ ４０ パラレルポート ４２ タイマ／カウンタ ４４ 割り込みコントローラ ４６ パルス幅変調器 ４８ 外部バスマスタ ５０ａ ＤＲＡＭ ５０ｂ ＳＲＡＭ ５２ 周辺装置 ５４ バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディータ スパデルナ アメリカ合衆国 オレゴン 97229， ポ ートランド， エヌダブリュー ニュー ホープ コート 1927 (72)発明者 ラエド サバ アメリカ合衆国 ワシントン 98683， バンクーバー，ナンバーイー−４， エス イー 136ティーエイチ アベニュー 905
Claims (11)
- 【請求項１】 ＲＩＳＣ ＣＰＵおよび外部インターフ
ェースを有する集積回路における、オフチップ装置から
のリクエストでオンチップレジスタへのアクセスを提供
するためのテスト／診断メカニズムであって、 該集積回路へのアクセスをリクエストすることが可能な
外部装置と、 該外部装置からのリクエストを受け取ると該ＣＰＵを休
止モードにし、その後該外部装置がオンチップレジスタ
にアクセスすることを可能にするストップ／スタートメ
カニズムと、を備えている、テスト／診断メカニズム。 - 【請求項２】 前記ＣＰＵが前記休止モードにある間、
前記集積回路がＤＲＡＭをリフレッシュし続けることを
可能にするリフレッシュメカニズムをさらに備えてい
る、請求項１に記載のテスト／診断メカニズム。 - 【請求項３】 前記ストップ／スタートメカニズムは、
前記ＣＰＵに接続されているリクエストメカニズムを備
えており、該リクエストメカニズムは、該ＣＰＵに開放
メカニズムを動作させ、それにより前記外部インタフェ
ースを開放して、前記外部装置を前記集積回路にアクセ
ス可能にする、請求項１に記載のテスト／診断メカニズ
ム。 - 【請求項４】 前記開放メカニズムは許可メカニズムを
備えており、該許可メカニズムは、前記外部装置が前記
集積回路にアクセスしてもよいという信号を、該外部装
置に送る、請求項３に記載のテスト／診断メカニズム。 - 【請求項５】 前記ストップ／スタートメカニズムが、
オンチップメモリ、オンチップ周辺装置、ならびにオン
チップＳＲＡＭおよびＤＲＡＭコントローラへのアクセ
スを可能にする、請求項１に記載のテスト／診断メカニ
ズム。 - 【請求項６】 ３２ビットＲＩＳＣ ＣＰＵおよび２６
ビット外部インターフェースを有する集積回路におい
て、オフチップ装置からのリクエストでオンチップレジ
スタへのアクセスを提供するためのテスト／診断メカニ
ズムであって、 リクエスト信号を提供し、許可信号を受け取ると２６ビ
ットアドレスを該集積回路へ提供することによって、該
集積回路へのアクセスをリクエストすることが可能であ
る外部装置と、 該外部装置からの該リクエスト信号を受け取ると、クロ
ックサイクル間に、該ＣＰＵを休止モードにし、その後
該外部装置がオンチップレジスタにアクセスすることを
可能にするストップ／スタートメカニズムと、 該外部装置からの２６ビットアドレスを、該ＣＰＵによ
って使用可能な３２ビットアドレスへ変換するための拡
張レジスタと、を備えている、テスト／診断メカニズ
ム。 - 【請求項７】 前記ＣＰＵが前記休止モードにある間、
前記集積回路が、ＤＲＡＭをリフレッシュし続けること
を可能にするリフレッシュメカニズムを備えている、請
求項６に記載のテスト／診断メカニズム。 - 【請求項８】 前記ストップ／スタートメカニズムが、
前記ＣＰＵに接続されているリクエストメカニズムを備
えており、該リクエストメカニズムは、前記集積回路に
開放メカニズムを動作させ、それにより該外部インター
フェースを開放して、該外部装置が該集積回路にアクセ
スすることを可能にする、請求項６に記載のテスト／診
断メカニズム。 - 【請求項９】 前記開放メカニズムが、許可メカニズム
を備えており、該許可メカニズムは、前記外部装置が前
記集積回路へアクセスしてもよいという信号を、該外部
装置に送る、請求項８に記載のテスト／診断メカニズ
ム。 - 【請求項１０】 前記ストップ／スタートメカニズム
が、オンチップメモリ、オンチップ周辺装置、ならびに
オンチップＳＲＡＭおよびＤＲＡＭコントローラへのア
クセスを可能にする、請求項６に記載のテスト／診断メ
カニズム。 - 【請求項１１】 自動アドレスインクリメンテーション
手段を包含する、請求項６に記載のテスト／診断メカニ
ズム。
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|---|---|---|---|
| US62026996A | 1996-03-22 | 1996-03-22 | |
| US08/620,269 | 1996-03-22 |
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|---|---|
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| JP (1) | JPH09258998A (ja) |
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| JP2002023811A (ja) * | 2000-07-11 | 2002-01-25 | Mitsubishi Electric Corp | フィールド機器制御装置およびそのコネクタの配線接続方法 |
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