CN101356515A - 连接到多端口存储器的微处理器 - Google Patents

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Abstract

公开了一种连接到双端口存储器的微处理器。该微处理器具有连接到系统总线的两个或更多个外部存储器控制器。这些外部存储器控制器中的每一个都可以通过其各自的端口单独地连接到外部存储器。通过本发明，多个单元(例如，处理模块)可以同时访问外部存储器，这使得能够快速地处理数据。

Description

连接到多端口存储器的微处理器
技术领域
本发明涉及微处理器，更具体地说，涉及连接到多端口存储器的微处理器。
背景技术
移动通信终端的基带处理器不仅处理通信的功能，而且控制应用处理器的操作，以执行特定功能(例如，多媒体文件回放功能、摄像机功能等)。基带处理器还可以对设置在该移动通信终端中的装置(例如，显示器、外部存储器等)的操作进行控制。
一般地说，在具有基带处理器的微处理器中，根据其系统中使用的处理器来确定主干(main backbone)系统和总线。即，每一个处理器基于作为其系统主干总线的局部总线(local bus)通过系统总线来与各种外设装置(例如存储器和PCI控制器)传送数据。
近来普遍使用的基于ARM处理器的系统还使用被称为AMBA(高级微控制器总线架构，Advanced Microcontroller Bus Architecture)的先进高性能总线(AHB，Advanced High-performance Bus)，作为其系统总线，处理器和该系统中的各种外设装置通过该系统总线进行通信。
然而，传统ARM处理器通过一条总线连接到外部存储器，并且多个单元不可能同时访问该外部存储器。这是因为一个单元只有在首先访问该外部存储器的另一单元完成其操作之后才能访问该外部存储器，从而造成了处理数据时的瓶颈问题。
发明内容
本发明提供了一种连接到双端口存储器的微处理器，该微处理器可以通过经由多条总线将基带处理器连接到外部存储器以使得多个单元(例如，处理模块)可以同时访问外部存储器，来快速地处理数据。
本发明还提供了一种连接到双端口存储器的微处理器，该微处理器可以使在基带处理器中的每一个处理器通过访问外部存储器来处理数据时的瓶颈问题最小化。
通过下面的描述，本发明所解决的其它问题将变得更加清楚。
技术方案
为了解决上述问题，本发明的一个方面的特征在于通过两条或更多条总线连接到外部存储器的微处理器。
根据本发明一个实施方式的微处理器具有连接到系统总线的两个或更多个外部存储器控制器。这些外部存储器控制器中的每一个都通过其各自的端口单独地连接到外部存储器。
该微处理器还可以具有：连接到该系统总线的n(n为自然数)个处理器；以及主模块/从模块(master/slave)，该主模块/从模块连接到该系统总线，并且具有根据处理器或预定处理器的控制通过该外部存储器控制器来访问该外部存储器的多个模块。
该微处理器是基于AMBA的平台，并且该系统总线是AHB总线。
连接到该微处理器的该外部存储器可以具有两个或更多个端口。
该微处理器可以是基带处理器。
根据本发明另一实施方式的微处理器具有：连接到系统总线的处理器；外部存储器控制器，该外部存储器控制器连接到该系统总线，并且处理与外部存储器的数据通信；以及主模块/从模块，该主模块/从模块连接到该系统总线，并且具有根据该处理器的控制通过该外部存储器控制器来访问该外部存储器的多个模块。该外部存储器控制器具有两个或更多个端口，并且通过各个端口单独地连接到该外部存储器。
该微处理器可以是基于AMBA的平台，并且该系统总线可以是AHB总线。
连接到该微处理器的该外部存储器可以具有两个或更多个端口。
该微处理器可以是基带处理器。
附图说明
图1是示出了传统AMBA的典型结构的框图；
图2是示出了传统AMBA的改进结构的框图；
图3示出了根据本发明一个实施方式的AMBA结构；以及
图4示出了根据本发明一个实施方式的如何连接微处理器和外部存储器。
具体实施方式
参照附图，通过下面的描述，上述目的、特征以及优点将变得更加清楚。
因为可以存在本发明的多种置换例和实施方式，所以参照附图，对特定实施方式进行例示和说明。然而，这决不是将本发明限制为特定实施方式，而应被理解为包括了本发明的精神和范围所覆盖的全部置换例、等同物以及替代物。在附图中，为相似单元赋予相似附图标记。在本发明的整个描述中，当确定对特定技术的描述脱离了本发明的要点时，将省略有关的详细描述。
诸如“第一和第二”的术语可以被用于描述不同单元，但上述单元不限于上述术语。上述术语仅被用于区分一个单元与另一个单元。例如，第一单元可以被命名为第二单元，反之亦然，而不脱离本发明的权利要求的范围。术语“和/或”应当包括了多个列举项的组合或者多个列举项中的任一个。
当一个单元被描述为“连接(connected)”到或“访问(access)”另一单元时，应当被理解为直接地连接到或访问另一单元，但是在它们之间仍然有可能存在另一单元。另一方面，如果一个单元被描述为“直接地连接到”或“直接地访问”另一单元，则应当被理解为它们之间不存在其它单元。
本说明书中使用的术语仅旨在描述特定实施方式，而决不是限制本发明。除非被另行明确使用，否则采用单数形式的表述包含复数含义。在本说明书中，诸如“包括(comprising)”或“由……组成(consisting of)”的表述旨在指定特性、数字、步骤、操作、单元、部分或其组合，并且不应被理解为排除了一个或更多个其它特性、数字、步骤、操作、单元、部分或其组合的存在或可能性。
除非另外定义，否则在此使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。在通用字典中定义的任何术语在相关领域的上下文中都应被理解为具有相同的含义，而且，除非另外明确地限定，否则不应当被解释成具有理想的或过多形式上的含义。
下文中，参照附图，对优选实施方式进行详细说明。为相同或对应单元赋予相同的附图标记，而与附图编号无关，并且不对相同或对应单元的任何冗余描述进行重复。
此外，当对本发明(其中，微处理器与具有两个或更多个端口的存储器通过各个端口连接)进行说明时，为便于说明和理解，假定该存储器是双端口存储器。
图1示出了传统AMBA的典型结构，图2示出了传统AMBA的改进结构。换言之，图1和2概述了如何构造基于传统ARM/AHB的无线多媒体平台。
AMBA(高级微控制器总线架构)通常被接受为用于设计嵌入式微处理器的单芯片通信(one-chip communication)标准。
参照图1所示的传统的基于ARM/AHB的平台，基于AMBA的微处理器使用AHB(先进高性能总线)作为其主干总线。高级外设总线(APB)可以用于外设宏单元(peripheral macrocell)通信。APB被视为AHB的局部总线，并且通过桥(bridge)130连接到AHB。
处理器110、内部存储器115、AHB主模块/从模块120、EM(外部存储器)控制器125以及桥130连接到AHB系统总线。
在内部存储器115中，存储有程序代码和数据，并且可以通过EM控制器125(其对向外部存储器输入数据和从外部存储器输出数据进行控制)的控制来存储外部存储器的数据。
AHB主模块/从模块120可以包括多个AHB主模块、多个AHB从模块、AHB仲裁器(arbiter)以及AHB译码器。
AHB主模块通过输出地址或控制信号来使得可以读取和/或写入数据。然而，受限制的是，每次可以有一个AHB主模块使用AHB系统。
AHB从模块在指定的地址空间中读取和写入数据。AHB从模块向AHB主模块报告在读取和/或写入数据时出现的处理状态，诸如失败、等待或成功。
AHB仲裁器允许每次选择一个AHB主模块。AHB仲裁器使用预定算法来执行仲裁。
AHB译码器通过从AHB主模块输出的地址的高位(upper level bit)来选择合适的从模块。AHB还具有一个译码器。
一旦处理器110请求AHB主模块读取或写入数据，则AHB主模块就指示AHB从模块执行相应的操作。因为在AHB主模块/从模块120中存在多个AHB主模块，所以AHB仲裁器进行仲裁，以选择一个AHB主模块并且仅有所选择的AHB主模块可以使用AHB系统总线。如果所选择的AHB主模块请求针对某地址读取数据，则AHB译码器确定该地址对应于哪个AHB从模块。
这样，AHB主模块和AHB从模块可以通过具有一个端口和多个I/O插脚(pin)的EM控制器125，在外部存储器中写入数据或者从外部存储器读取数据。
传统AMBA被构造成通过一个EM控制器的控制来使得每一个模块(即，所选择的AHB主模块和/或所选择的AHB从模块)能够访问外部存储器。因此，如果一个模块访问该外部存储器，则其它模块必须等待(stand by)，直到该外部存储器变得可以访问。这就是降低了微处理器(诸如基带处理器)的处理效率的问题。
用于访问低速外设装置的APB总线经由桥130连接到AHB系统总线，并且，APB主模块/从模块140、定时器、用于控制外部中断的中断控制器145、以及用于使能(enabling)重映射/暂停模式(remap/pause mode)的重映射/暂停控制器150连接到APB。还可以连接UART 155、WDT 160，以及I2C 165。
图2所示的AMBA结构基于AMBA 3.0，并且是对图1所示的AMBA结构的改进。
AMBA 3.0除了具有用于访问高速外设装置或处理器的AHB总线和用于访问低速外设装置的APB总线以外，还具有AXI(高级可扩展接口，Advanced eXtensible Interface)总线。AXI总线的功能和结构是本领域普通技术人员公知的，因此这里不进行说明。
同样，在图2所示的经改进的AMBA结构中，每一个模块都可以通过一个EM控制器来访问外部存储器，这不能解决上述问题。
图3示出了根据本发明一个实施方式的AMBA结构，而图4示出了根据本发明一个实施方式的如何连接微处理器和外部存储器。
图3所示的根据本发明一个实施方式的AMBA结构与之前参照图1描述的传统AMBA结构类似，因此这里仅描述两者的差别。
根据本发明的微处理器(例如，基带处理器)的AHB系统总线连接到用于访问外部存储器的2个EM控制器310和315。EM控制器310和315中的每一个都具有一个端口，并且连接到具有两个或更多个端口的外部存储器(例如，双端口存储器)(参照图4)。
因此，根据本发明，可以同时连接到外部存储器的模块(例如，AHB主模块和AHB从模块)的数量可以增加到两个或更多个。这样，多个模块可以同时访问外部存储器以执行操作，这样可以快速地处理数据。
然而，必要的是，AHB仲裁器和AHB译码器可以相继地(successively)使用AHB系统总线，或者2个AHB主模块可以同时使用AHB系统总线，并且相应的AHB从模块应当能够进行操作。为此，AHB系统总线可以具有并行结构。
可以由处理器110、AHB主模块以及AHB仲裁器中的一个来对哪一个模块应当通过哪一个EM控制器访问该外部存储器进行控制。例如，当处理器110向AHB主模块指示操作时，可以指定要使用的EM控制器。或者，可以指定要在AHB主模块向AHB从模块指示操作时或在AHB仲裁器进行仲裁时使用的EM控制器。这里，可以存在n(n为自然数)个处理器110，并且例如可以通过任何处理器或预定处理器来指定EM控制器。
此外，每一个EM控制器都可以划分和管理该外部存储器的存储区，控制可访问特定存储区的模块，以防止多个模块访问外部存储器的同一地址和将数据写入到同一地址中。
至此，已经描述了通过在AHB系统总线中包含2个或更多个EM控制器而允许2个或更多个模块同时访问外部存储器以执行操作的微处理器结构。
在根据本发明另一实施方式的微处理器结构中，AHB系统总线仅具有一个EM控制器，但该EM控制器具有两个端口，这些端口中的每一个都分别连接到该外部存储器的2个端口中的每一个。
尽管在这种情况下通过一个EM控制器来完成，但相同点在于多个模块中的每一个可通过不同端口同时访问该外部存储器。这里，可以通过处理器110、AHB主模块、AHB仲裁器以及EM控制器中的一个来对哪一个模块应当通过哪一个端口访问该外部存储器进行控制。
虽然没有提供针对这种情况的说明，但本发明所属领域的技术人员通过上述描述应当理解这种情况。
尽管至此描述了AMBA，但显见的是，在没有任何进一步描述的情况下，对于本领域普通技术人员来说，可以将本发明相同地或等同地应用于任何类型的接口结构。
同样显见的是，可以在没有任何限制的情况下将本发明应用到具有处理器芯片的任何类型的电气/电子装置，诸如个人计算机、笔记本计算机以及便携式装置，包括PDA(个人数字助理)和PMP(个人多媒体播放器)。
附图和详细描述仅是本发明的示例，仅用于描述本发明而决不是限制或约束本发明的精神和范围。因而，本领域普通技术人员应当理解的是，各种置换例和其它等同实施方式都是可能的。应当仅由所附权利要求的精神来限定本发明的真实范围。
工业适用性
如上所述，本发明通过经由多条总线将基带处理器连接到外部存储器以使得多个单元(例如，处理模块)能够同时访问外部存储器，可以快速地处理数据。
本发明还可以使在微处理器(例如，基带处理器)中的每一个处理器通过访问外部存储器来处理数据时的瓶颈问题最小化。

Claims (9)

1、一种微处理器，该微处理器包括连接到系统总线的两个或更多个外部存储器控制器，
其中，所述外部存储器控制器中的每一个都通过其各自的端口单独地连接到外部存储器。
2、根据权利要求1所述的微处理器，该微处理器还包括：
连接到所述系统总线的n个处理器，n为自然数；以及
主模块/从模块，该主模块/从模块连接到所述系统总线，并且具有根据处理器或预定处理器的控制通过所述外部存储器控制器来访问所述外部存储器的多个模块。
3、根据权利要求1所述的微处理器，其中，该微处理器是基于AMBA的平台，并且所述系统总线是AHB总线。
4、根据权利要求1所述的微处理器，其中，所述外部存储器具有两个或更多个端口。
5、根据权利要求1所述的微处理器，其中，该微处理器是基带处理器。
6、一种微处理器，该微处理器包括：
连接到系统总线的处理器；
外部存储器控制器，该外部存储器控制器连接到所述系统总线，并且处理与外部存储器的数据通信；以及
主模块/从模块，该主模块/从模块连接到所述系统总线，并且具有根据所述处理器的控制通过所述外部存储器控制器来访问所述外部存储器的多个模块，
其中，所述外部存储器控制器具有两个或更多个端口，并且通过各个端口单独地连接到所述外部存储器。
7、根据权利要求6所述的微处理器，其中，该微处理器是基于AMBA的平台，并且所述系统总线是AHB总线。
8、根据权利要求6所述的微处理器，其中，所述外部存储器具有两个或更多个端口。
9、根据权利要求6所述的微处理器，其中，该微处理器是基带处理器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105051707A (zh) * 2013-04-01 2015-11-11 惠普发展公司，有限责任合伙企业 外部存储器控制器
CN112612746A (zh) * 2020-12-18 2021-04-06 中国电子科技集团公司第四十七研究所 一种基于存储器互联的可重构微处理器系统
US11126372B2 (en) 2013-04-01 2021-09-21 Hewlett Packard Enterprise Development Lp External memory controller

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9348775B2 (en) 2012-03-16 2016-05-24 Analog Devices, Inc. Out-of-order execution of bus transactions
FR3100349B1 (fr) * 2019-08-28 2022-07-08 Stmicroelectronics Grand Ouest Sas Communication sur bus I2C

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5596376A (en) * 1995-02-16 1997-01-21 C-Cube Microsystems, Inc. Structure and method for a multistandard video encoder including an addressing scheme supporting two banks of memory
US6067595A (en) * 1997-09-23 2000-05-23 Icore Technologies, Inc. Method and apparatus for enabling high-performance intelligent I/O subsystems using multi-port memories
KR100357284B1 (ko) * 2001-02-19 2002-10-18 (주)씨앤에스 테크놀로지 코프로세서 방식의 원칩 비동기 마이크로 프로세서 간의인터페이스 회로
JP4093741B2 (ja) * 2001-10-03 2008-06-04 シャープ株式会社 外部メモリ制御装置およびそれを含んだデータ駆動型情報処理装置
US20030088744A1 (en) * 2001-11-06 2003-05-08 Infineon Technologies Aktiengesellschaft Architecture with shared memory
US7646737B2 (en) * 2002-08-02 2010-01-12 Qualcomm Incorporated Multimode wireless device system provision validation and acquisition method and apparatus
US7917673B2 (en) * 2003-09-20 2011-03-29 Samsung Electronics Co., Ltd. Communication device and method having a shared local memory
US20070150627A1 (en) * 2005-11-22 2007-06-28 Lsi Logic Corporation Endian mapping engine, method of endian mapping and a processing system employing the engine and the method

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105051707A (zh) * 2013-04-01 2015-11-11 惠普发展公司，有限责任合伙企业 外部存储器控制器
US10474380B2 (en) 2013-04-01 2019-11-12 Hewlett Packard Enterprise Development Lp External memory controller
US11126372B2 (en) 2013-04-01 2021-09-21 Hewlett Packard Enterprise Development Lp External memory controller
CN112612746A (zh) * 2020-12-18 2021-04-06 中国电子科技集团公司第四十七研究所 一种基于存储器互联的可重构微处理器系统

Also Published As

Publication number Publication date
CN101356515B (zh) 2013-12-25
US20090240896A1 (en) 2009-09-24
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KR100684553B1 (ko) 2007-02-22

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