CN112612746A - 一种基于存储器互联的可重构微处理器系统 - Google Patents

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Abstract

本发明涉及一种基于存储器及总线互联的可重构微处理器系统，包括微处理器内核、存储器模块、电压转换模块及总线矩阵，该系统包括多个微处理器内核、多个存储器模块、电压转换模块、总线矩阵，多个微处理器内核相互串联，多个存储器相互串联，每个处理器均可与任意的存储器相连，所有的存储器与处理器成网状结构相互连接。该系统提出用户可直接通过总线矩阵对多个微处理器内核进行同时操作，多个微处理器内核可从不同的或是同一个存储器中取指令进行操作。该系统可实现存储器及总线与处理器的多重可重构。

Description

一种基于存储器互联的可重构微处理器系统
技术领域
本发明属于可配置微处理器技术领域，具体说是一种可配置的多处理器多存储器多总线直连型微处理器系统。
背景技术
微处理器是由一片或少数几片大规模集成电路组成的中央处理器。这些电路执行控制部件和算术逻辑部件的功能。微处理器能够完成取指令、执行指令，以及与外界存储器和逻辑部件交换信息等操作，是微控制器的运算控制部分。
传统的微处理器系统设计中，微处理器只会占芯片中的一小块区域。其他部分则为存储器、时钟生成和分配逻辑、系统总线以及外设等。传统的微处理器系统设计中，将微处理器的总线架构、存储器单元及功能进行了约束，一款微控制器拥有的存储器种类及数量较少，且微处理器内核只能通过总线对确定数量的存储器进行访问，因此造成存储器资源不够丰富不能满足所有应用场景。
发明内容
本发明目的是提供一种可配置的多通道存储器与处理器、总线与处理器直连型微处理器系统，可通过直接对微处理器内核进行多类别、多组存储器直接互联，形成存储器矩阵网络。同时将所有存储器接口通过总线矩阵直接连接到微处理器系统外部。该微处理器系统可直接与各个类型的外设进行直连，不需要通过总线桥的转换，以克服上述传统微控制器系统的缺陷。
本发明为实现上述目的所采用的技术方案是：
一种基于存储器互联的可重构微处理器系统，包括：总线矩阵、处理单元以及存储器模块，其中：
总线矩阵与外设器件相连，用于与外设器件进行指令数据交互；
处理单元，用于对总线矩阵发送的指令数据进行处理，并将处理后的指令数据储存在存储器模块中或通过总线矩阵发送给外设器件，以及调取存储器模块中处理后的指令数据；
存储器模块，用于存储处理单元处理后的指令数据以及系统的启动代码和启动程序。
还包括电压转换模块，用于对输入电压进行转换，为处理单元供电。
所述总线矩阵包括多组AXI总线、多组AHB总线以及多组APB总线。
所述处理单元由多个处理器内核串联构成。
所述处理器内核采用ARM Cortex-M3。
所述存储器模块由多个存储器构成，存储器采用Flash或RAM。
所述外设器件为AXI外设器件、AHB外设器件以及APB外设器件。
所述处理单元识别不同的指令数据长度，根据各个处理器内核能够处理指令的宽度，动态配置参与工作的处理器内核的数量。
所述任意一个AXI总线、AHB总线以及APB总线分别与多个处理器内核通信，所述任意一个处理器内核分别与多个存储器和多个总线通信，所述任意一个存储器分别与多个处理器内核通信。
本发明具有以下有益效果及优点：
1.存储器种类及数量多，可实现处理速率的提升；
2.所有外设均可通过对应的总线接口直接与内核相连；
3.内核对总线的操作不受其他外设的影响；
4.可扩展性增强，外设的种类及数目可根据不同的应用场景变化，依据不同的应用对相应总线添加不同的外设；
5.提高总线效率，微处理器内核对外设模块的读写控制不影响微处理器内核对其他外设的控制。
附图说明
图1为本发明的基于存储器及总线互联的可重构微处理器系统结构示意图；
图2为具体实施方式示意图。
具体实施方式
下面结合附图及实施例对本发明做进一步的详细说明。
一种基于存储器互连的可重构微处理器系统，包括微处理器内核、存储器模块、电压转换模块，微处理器内核通过总线矩阵连接外设器件，使得微处理器内核能同时响应多个外设器件的请求或输出控制指令。
所述电压转换模块用于对输入的电压进行电压转换，为微处理器内核进行供电。
所述存储器模块采用Flash或RAM，用于存储系统启动所需的代码以及配置程序，存储器的数目为可扩展不固定，可通过程序进行配置使用的存储器个数。
所述AXI总线、AHB总线、APB总线的接口为可扩展的。
所述AXI总线、AHB总线、APB总线的数量X、Y、Z不固定。
所述外设器件为AXI外设器件、AHB外设器件、APB外设器件，并且通过通用输入/输出端口GPIO连接至物理管脚PAD。
一种基于存储器及总线互联的可重构微处理器系统，包括处理单元、存储器模块、总线接口，用于多个处理单元同时处理用户指令。
所述处理单元为多个并且同时工作。
所述处理单元的数量根据其能够处理指令的宽度来确定。
所述存储器模块为多个，多个处理单元可通过指令进行对多个存储器模块进行访问读写。
所述存储器采用Flash或SRAM。
所述处理单元依次串联，用于数据交互。
还包括电压转换模块，将外部的3.3V电压转换为1.8V和3.3V，用于给可重构微处理器系统供电。
一种基于处理单元互联的可重构微处理器的处理方法，包括：用户根据实际需要配置不同的指令长度，经过总线接口发送指令存储至存储器模块，处理单元从存储器模块自适应取指令并执行，返回处理结果给外部用户。
所述处理单元从存储器模块自适应取指令并执行，包括：处理单元识别不同的指令长度，根据各个处理器单元能够处理指令的宽度，动态配置参与工作的处理单元的数量。
如图1所示，本发明提供一种基于存储器及总线互联的可重构微处理器系统，该系统适合各种类型的微处理器，其设计方法为将微处理器内核直接与多组不同类别总线进行连接，外设通过直连的总线端口与处理器内核相连。
将预与微处理器内核相连的外设通过总线端口直接将外设端口与微处理器对应的总线端口相连接，同时处理器可与多个串联的存储器相连。通过本发明方法可实现多外设，多通道直接与微处理器连接。
本发明中，所设计的微处理器系统包含的部分有微处理器内核、存储器、电压转换模块、X组AXI总线、Y组AHB总线、Z组APB总线(其中，X、Y、Z均为大于等于0的整数，可根据具体要求做相应的调整)，但不限于以上部分，且总线的类型和数量不做固定，可根据外设的要求做对应数量的调整，已达到最大化的直连。
本发明设计的微处理器系统的外设总类很多，具体实施例中设计了一种外设结构，但本发明所设计的方法不限于此种结构。
如图2所示，具体实施例中外设包括：微处理器内核、N个存储器、电压转换模块、X组AXI总线、Y组AHB总线、Z组APB总线、通用输入/输出口GPIO、物理管脚PAD、m组AXI总线外设、n组AHB总线外设、q组APB总线外设(其中，m、n、q均为大于等于0的整数)。微处理器内核采用ARM Cortex-M3，ARM Cortex-M3内核通过AXI总线、AHB总线、APB总线连接外设器件，外设器件通过通用输入/输出口GPIO连接至物理管脚PAD。电压转换模块LDO将外部的3.3V电压转换为1.8V和3.3V用于ARM Cortex-M3内核及PAD的供电。存储器采用Flash和SRAM，微处理可以通过Flash存储器或SRAM启动。
微处理器不同类型的总线外设通过对应的总线接口向片内微处理器内核发送总线请求，当总线请求被确认后，内核发出地址以及控制信息以指示传输的类型及应响应的外设器件。
传统的微处理器系统要求在任何时间只有1个模块驱动总线，即当总线被一个外设占用后，其他外设不可占用总线。例：当APB总线外设1与AHB总线外设1产生数据交互时，微处理器内核不能对外设进行操作，然而，本发明所设计的方法可以使APB总线外设1与AHB总线外设1数据进行处理时，不影响微处理器内核对外设的控制。同时用户可根据不同的外设种类，直接将外设与对应的总线端口相连接，提高微处理器工作效率。

Claims (9)

1.一种基于存储器互联的可重构微处理器系统，其特征在于，包括：总线矩阵、处理单元以及存储器模块，其中：
总线矩阵与外设器件相连，用于与外设器件进行指令数据交互；
处理单元，用于对总线矩阵发送的指令数据进行处理，并将处理后的指令数据储存在存储器模块中或通过总线矩阵发送给外设器件，以及调取存储器模块中处理后的指令数据；
存储器模块，用于存储处理单元处理后的指令数据以及系统的启动代码和启动程序。
2.根据权利要求1所述的一种基于存储器互联的可重构微处理器系统，其特征在于，还包括电压转换模块，用于对输入电压进行转换，为处理单元供电。
3.根据权利要求1所述的一种基于存储器互联的可重构微处理器系统，其特征在于，所述总线矩阵包括多组AXI总线、多组AHB总线以及多组APB总线。
4.根据权利要求1所述的一种基于存储器互联的可重构微处理器系统，其特征在于，所述处理单元由多个处理器内核串联构成。
5.根据权利要求4所述的一种基于存储器互联的可重构微处理器系统，其特征在于，所述处理器内核采用ARM Cortex-M3。
6.根据权利要求1所述的一种基于存储器互联的可重构微处理器系统，其特征在于，所述存储器模块由多个存储器构成，存储器采用Flash或RAM。
7.根据权利要求1所述的一种基于存储器互联的可重构微处理器系统，其特征在于，所述外设器件为AXI外设器件、AHB外设器件以及APB外设器件。
8.根据权利要求1或4所述的一种基于存储器互联的可重构微处理器系统，其特征在于，所述处理单元识别不同的指令数据长度，根据各个处理器内核能够处理指令的宽度，动态配置参与工作的处理器内核的数量。
9.根据权利要求1、3、4、6任意一项所述的一种基于存储器互联的可重构微处理器系统，其特征在于，所述任意一个AXI总线、AHB总线以及APB总线分别与多个处理器内核通信，所述任意一个处理器内核分别与多个存储器和多个总线通信，所述任意一个存储器分别与多个处理器内核通信。
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