CN103020002B - 可重构多处理器系统 - Google Patents

Abstract

本发明公开了一种可重构多处理器系统。该系统包括：至少两个用于计算任务调度与执行的可重构的计算组件、用于提供至少两个计算组件所需外部缓存的共享内存、用于连接I/O元件的I/O接口、互联组件；计算组件包括：用于系统配置和任务调度的处理器、用于完成计算任务的且可由处理器配置的第一加速元件，用于提供计算组件内部缓存且由第一加速元件中的配置信息确定存储结构的缓存元件，处理器和第一加速元件之间、第一加速元件和缓存元件之间均具有数据总线和地址总线；通过互联组件，各计算组件之间能够进行点对点通信，且各计算组件能够与共享内存进行通信。通过利用本方案，可以解决现有高性能计算平台计算效率低及灵活性差的问题。

Description

可重构多处理器系统

技术领域

本发明涉及数据处理技术领域，特别是涉及一种可重构多处理器系统。

背景技术

随着大规模的FPGA（Field－ProgrammableGateArray，现场可编程门阵列）的出现，可重构计算成为高性能计算机系统领域中的研究热点。其中，可重构计算使得硬件系统能够针对具体应用中固有的并行性，在单片系统上以低的硬件复杂度，深度挖掘各种类型的应用中包含的指令级并行性、数据级并行性和线程级并行性，完成各种各样新的任务，大幅度提高了芯片系统的总体性能，实现片上超级计算、提供了更高的计算能力和密度。

现有技术中，高性能计算平台通常采用多处理器，或者，多处理器与加速元件相结合的方式，尽管这些平台能够带来一定的加速收益，但是无论从编程复杂度、计算效率以及加速比等指标上都未达到较好的用户需求。例如：对于多处理器与加速元件相结合的方式而言，由于受资金、能耗以及操作复杂度等多方面因素的影响，目前大部分的计算平台规模较小，通常的作法是将计算最为密集的部分送入加速元件进行运算，并将计算结果返回处理器；其中，处理器与加速元件之间的通信效率以及加速元件的计算效率相对较低，无法满足大规模的计算任务；同时，无法根据实际应用需求或系统负载状况，灵活选择参与计算的元件，最终导致无法有效合理利用系统资源。

因此，如何进一步提高现有技术中高性能计算平台的计算效率及灵活性是一个值得关注的问题。

发明内容

本发明实施例提供了一种可重构多处理器系统，以解决现有高性能计算平台计算效率低及灵活性差的问题，技术方案如下：

一种可重构多处理器系统，包括：

至少两个用于计算任务调度与执行的可重构的计算组件、用于提供所述至少两个计算组件所需外部缓存的共享内存、用于连接I/O元件的I/O接口、互联组件；

其中，所述计算组件包括：用于系统配置和任务调度的处理器、用于完成计算任务的且可由所述处理器配置的第一加速元件，用于提供所述计算组件内部缓存且由所述第一加速元件中的配置信息确定存储结构的缓存元件，所述处理器和第一加速元件之间、所述第一加速元件和缓存元件之间均具有数据总线和地址总线；

其中，通过所述互联组件，各计算组件之间能够进行点对点通信，且各计算组件能够与所述共享内存进行通信。

其中，所述互联组件包括：第二加速元件、组件间互联总线、共享互联总线；

其中，所述第二加速元件通过所述共享互联总线分别与各计算组件内的第一加速元件、共享内存相连，各计算组件内第一加速元件之间通过所述组件间互联总线相连。

其中，所述计算组件内的处理器至少包括两个；

相应的，所述互联组件还包括：用于实现所述计算组件内各处理器互连的组件内互联总线。

其中，各计算组件共享所述共享内存的存储区域；

或者，各计算组件分别对应所述共享内存的一子区域，所述子区域为所述共享内存的存储区域的一部分。

更进一步的，所述可重构多处理器系统还包括：扩展接口，用于接入提供各计算组件所需外部缓存的、所述共享内存对应的下一级内存。

其中，所述第一加速元件和第二加速元件为现场可编程门阵列（FPGA）、所述缓存元件和共享内存为静态随机存储器（SRAM）。

其中，所述第一加速元件和第二加速元件为图形处理器（GPU）、所述缓存元件和共享内存为静态随机存储器（SRAM）。

其中，所述第一加速元件和第二加速元件为CELL处理器、所述缓存元件和共享内存为静态随机存储器（SRAM）。

与现有技术相比，本发明实施例所提供的可重构多处理器系统包括至少两个计算组件，而每一计算组件包括：用于系统配置和任务调度的处理器、用于完成计算任务的且可由所述处理器配置的第一加速元件，因此，可以根据当前计算需求，选择参与计算的计算组件并将参与计算的计算组件配置为适合当前计算的计算结构，以此解决现有高性能计算平台计算效率低及灵活性差的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例所提供的一种可重构多处理器系统的第一种结构示意图；

图2为本发明实施例所提供的一种可重构多处理器系统中的计算组件内部结构示意图；

图3为本发明实施例所提供的一种可重构多处理器系统的内部互联示意图；

图4为本发明实施例所提供的一种可重构多处理器系统的第二种结构示意图。

具体实施方式

为了解决现有高性能计算平台计算效率低及灵活性差的问题，本发明实施例提供了一种可重构多处理器系统。

一种可重构多处理器系统，可以包括：

至少两个用于计算任务调度与执行的可重构的计算组件、用于提供所述至少两个计算组件所需外部缓存的共享内存、用于连接I/O元件的I/O接口、互联组件；

其中，所述计算组件可以包括：用于系统配置和任务调度的处理器、用于完成计算任务的且可由所述处理器配置的第一加速元件，用于提供所述计算组件内部缓存且由所述第一加速元件中的配置信息确定存储结构的缓存元件，所述处理器和第一加速元件之间、所述第一加速元件和缓存元件之间均具有数据总线和地址总线；

其中，通过所述互联组件，各计算组件之间能够进行点对点通信，且各计算组件能够与所述共享内存进行通信。

需要说明的是，该可重构多处理器系统可以作为单独的系统使用，或者，通过作为外部接口的I/O接口接入其他的主机，以作为协处理计算单元来协助其他主机完成相应的计算，其中，该I/O接口可以包括：主机通信接口、数据上传下载接口等。

与现有技术相比，本发明实施例所提供的可重构多处理器系统包括至少两个计算组件，而每一计算组件包括：用于系统配置和任务调度的处理器、用于完成计算任务的且可由所述处理器配置的第一加速元件，因此，可以根据当前计算需求，选择参与计算的计算组件并将参与计算的计算组件配置为适合当前计算的计算结构，以此解决现有高性能计算平台计算效率低及灵活性差的问题的目的。

其中，由于在互联组件的作用下，各计算组件之间能够进行点对点通信，并且各计算组件能够与所述共享内存通信，可见，所述互联组件具有路由功能。而在实际应用中，该互联组件可以包括：第二加速元件、组件间互联总线、共享互联总线；所述第二加速元件通过所述共享互联总线分别与各计算组件内的第一加速元件、共享内存相连，各计算组件内第一加速元件之间通过所述组件间互联总线相连。其中，对于互联组件的上述组成而言，该第一加速元件为具有路由功能的元件，其能够通过共享互联总线实现各计算组件与共享内存之间的数据路由，当然，该互联组件的组成并不局限于此。

更进一步的，为了提高该可重构多处理器系统的处理性能，各计算组件内的处理器可以至少包括两个，以高效地实现系统配置和任务调度。相应的，该互联组件还可以包括：用于实现所述计算组件内各处理器互连的组件内互联总线，进而通过所述组件内互联总线，计算组件内各处理器之间能够进行点对点通信。

需要说明的是，由于各计算组件能够通过第二加速元件的路由作用与共享内存进行通信，且所述共享内存用于提供计算组件所需外部缓存，因此，为了实现一共享内存为至少两个计算组件提供外部缓存，各计算组件可以共享所述共享内存的存储区域，或者，各计算组件分别对应所述共享内存的一子区域，所述子区域为所述共享内存的存储区域的一部分。对于第二种情况而言，第二加速元件通向共享内存的接口需要提供与计算组件数量相同的、能够同时访问的内存通道。

更进一步的，为了增强系统的可扩展性及灵活性，以满足不同的应用需求，该可重构多处理器系统不但可以具有连接I/O元件的I/O接口，而且还可以包括扩展接口，以用于接入提供各计算组件所需外部缓存的、所述共享内存对应的下一级内存。当然，还可以增加其他的扩展接口，以满足不同的应用需求，这都是合理的。

本领域技术人员可以理解的是，在实际应用中，所述第一加速元件和第二加速元件均可以为现场可编程门阵列（FPGA）、所述缓存元件和共享内存均可以为静态随机存储器（SRAM）。其中，该FPGA具备充分的灵活性、扩展性以及高速互联特性，且可以将不同的应用需求映射到硬件系统上，而SRAM可以为各种存储结构提供了高速的读写速度以及高密度的存储单元。当然，基于不同的应用场景，所述第一加速元件和第二加速元件可以均为图形处理器（GPU）、所述缓存元件和共享内存可以均为静态随机存储器（SRAM）；或者，所述第一加速元件和第二加速元件可以均为CELL处理器、所述缓存元件和共享内存可以均为静态随机存储器（SRAM）。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面以具有四个计算组件为例，对本发明实施例所提供的一种可重构多处理器系统进行详细介绍。其中，该第一加速元件和第二加速元件均为现场可编程门阵列（FPGA）、所述缓存元件和共享内存均为静态随机存储器（SRAM）。当然，该可重构多处理器系统所包含的计算组件数量以及计算组件内各元件，并不局限于此。

需要说明的是，为了描述方便，将FPGA作为第一加速元件，而将路由交换FPGA作为第二加速元件；同时，将SRAM作为缓存元件。

如图1和2所示，一种可重构多处理器系统，可以包括：

四个用于计算任务调度与执行的可重构的计算组件100、用于提供该四个计算组件所需外部缓存的共享内存200、用于连接I/O元件的I/O接口300、互联组件400；

其中，计算组件100包括：用于系统配置和任务调度的一CPU、用于完成计算任务的且可由该处理器配置的FPGA，用于提供该计算组件内部缓存且由该FPGA中的配置信息确定存储结构的SRAM，该CPU和FPGA之间、所述FPGA和SRAM之间均具有数据总线和地址总线；

其中，通过互联组件400，各计算组件100之间能够进行点对点通信，且各计算组件100能够与该共享内存200进行通信。

可以理解的是，该可重构多处理器系统可以作为单独的系统使用，或者，通过作为外部接口的I/O接口接入其他的主机，以作为协处理计算单元来协助其他主机完成相应的计算，其中，该I/O接口可以包括：主机通信接口、数据上传下载接口等。

如图2所示的计算组件内部结构示意图，每一计算组件100包括有CPU、FPGA及SRAM；其中，CPU可以作为控件单元来完成系统配置和任务调度，当然，其还可以完成基本计算，例如：定点与浮点运算；FPGA可由CPU配置，且完成计算任务，例如：在实际应用中，由于浮点运算复杂度较高，消耗资源也较多，所以可以在FPGA内部配置IEEE754浮点运算核；SRAM可以提供内部缓存，且其存储结构由相应的FPGA中的配置信息确定。其中，CPU与FPGA之间具有地址总线和数据总线，CPU对FPGA提供地址信息、所需的数据及数据校验信息等，而由CPU产生的地址信息需要经过SRAM来处理，如果该SRAM中没有相应的地址信息，则该地址信息需要传输到共享内存处理，而这些传输的控制都由FPGA来控制。

而由于在互联组件400的作用下，各计算组件100之间能够进行点对点通信，并且各计算组件能够与共享内存200通信，可见，所述互联组件具有路由功能，如图3所示。而在实际应用中，该互联组件400可以包括：路由交换FPGA、组件间互联总线、共享互联总线；该路由交换FPGA通过该共享互联总线分别与各计算组件100内的FPGA、共享内存200相连，各计算组件100内FPGA之间通过组件间互联总线相连。其中，对于互联组件的上述组成而言，该路由交换FPGA为具有路由功能的元件，其能够通过共享互联总线实现各计算组件100与共享内存200之间的数据路由，当然，该互联组件的组成并不局限于此。

其中，为了保证各计算组件对应外部缓存之间的独立性，各计算组件100分别对应该共享内存200的一子区域，所述子区域为所述共享内存200的存储区域的一部分，并且，路由交换FPGA通向共享内存的接口需要提供四个同时访问的内存通道。

参照图4所示的该可重构多处理器系统的另一结构示意图，每个计算组件100由CPU、可配置的FPGA和SRAM组成，每个CPU可以发出时钟、复位、全局控制等信号，以完成相应的控制，而每个计算组件100均通过内部的FPGA与路由交换FPGA相连，在每个计算组件100与路由交换FPGA之间具有一条共享互联总线；而所有的FPGA之间，都可以完成点对点通信或者与共享内存的通信，进而完成各种数据的流通以及控制信号的配置。

更进一步的，如图4所示，为了增强系统的可扩展性及灵活性，以满足不同的应用需求，该可重构多处理器系统不但可以具有通过接口芯片连接I/O元件的I/O接口，而且还可以包括扩展接口，以用于接入提供各计算组件所需外部缓存的、所述共享内存对应的下一级内存。当然，还可以增加其他的扩展接口，以满足不同的应用需求，这都是合理的。

可见，与现有技术相比，本发明实施例所提供的可重构多处理器系统中，四个计算组件包括用于系统配置和任务调度的CPU、用于完成计算任务的且可由该处理器配置的FPGA，因此，可以根据当前计算需求，选择参与计算的计算组件并将参与计算的计算组件配置为适合当前计算的计算结构，以此解决了现有高性能计算平台计算效率低及灵活性差的问题。

以上所述仅是本发明的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种可重构多处理器系统，其特征在于，包括：

至少两个用于计算任务调度与执行的可重构的计算组件、用于提供所述至少两个计算组件所需外部缓存的共享内存、用于连接I/O元件的I/O接口、互联组件；

其中，所述计算组件包括：用于系统配置和任务调度的处理器、用于完成计算任务的且可由所述处理器配置的第一加速元件，用于提供所述计算组件内部缓存且由所述第一加速元件中的配置信息确定存储结构的缓存元件，所述处理器和第一加速元件之间、所述第一加速元件和缓存元件之间均具有数据总线和地址总线；

所述系统根据当前计算需求，选择参与计算的计算组件并将参与计算的计算组件配置为适合当前计算的计算结构；

其中，通过所述互联组件，各计算组件之间能够进行点对点通信，且各计算组件能够与所述共享内存进行通信；

所述互联组件包括：第二加速元件、组件间互联总线、共享互联总线；

其中，所述第二加速元件通过所述共享互联总线分别与各计算组件内的第一加速元件、共享内存相连，各计算组件通过所述第二加速元件的路由作用与共享内存进行通信，各计算组件内第一加速元件之间通过所述组件间互联总线相连；

各计算组件共享所述共享内存的存储区域，或者，各计算组件分别对应所述共享内存的一子区域，所述子区域为所述共享内存的存储区域的一部分。

2.根据权利要求1所述的可重构多处理器系统，其特征在于，所述计算组件内的处理器至少包括两个；

相应的，所述互联组件还包括：用于实现所述计算组件内各处理器互连的组件内互联总线。

3.根据权利要求1所述的可重构多处理器系统，其特征在于，所述可重构多处理器系统还包括：扩展接口，用于接入提供各计算组件所需外部缓存的、所述共享内存对应的下一级内存。

4.根据权利要求1所述的可重构多处理器系统，其特征在于，所述第一加速元件和第二加速元件为现场可编程门阵列(FPGA)、所述缓存元件和共享内存为静态随机存储器(SRAM)。

5.根据权利要求1所述的可重构多处理器系统，其特征在于，所述第一加速元件和第二加速元件为图形处理器(GPU)、所述缓存元件和共享内存为静态随机存储器(SRAM)。

6.根据权利要求1所述的可重构多处理器系统，其特征在于，所述第一加速元件和第二加速元件为CELL处理器、所述缓存元件和共享内存为静态随机存储器(SRAM)。