KR100454315B1 - 버스팅직접메모리액세스를갖는디스플레이제어기를구비한데이터처리시스템 - Google Patents

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Abstract

데이터 처리 시스템(20)은 별도의 비디오 RAM 대신에 시스템 메모리(30)를 활용하여 LCD 스크린(49)을 리프레싱하는 디스플레이 데이터를 제공하기 위해서 버스 중재와 데이터 버스팅을 사용하는 디스플레이 제어기(28)를 갖는다. 스크린 DMA(direct memory access)(58)는 미리 결정된 수의 워드들의 버스트들로 상기 시스템 메모리(30)로부터의 디스플레이 데이터를 라인 버퍼(60)에 채운다. 상기 스크린 DMA(58)는 상기 CPU(22)에 의해서 사용되는 것보다 더 빠른 클럭킹 신호를 수신한다. 이것은 스크린 DMA(58)로 하여금 상기 디스플레이 데이터를 검색하는데 필요한 대역폭을 감소시키기 위해 상기 CPU(22)보다 더 빠르게 실행할 수 있게 한다. 또한, 상기 CPU(22) 클럭 주파수가 전력 관리 용도로 변화되는 경우, LCD 스크린(49)은 상이한 클럭을 사용하기 때문에 전혀 영향을 받지 않는다. 디스플레이 데이터를 저장하기 위한 시스템 메모리(30)를 사용함으로써 핀 카운트, 패키징 비용, 및 보드 공간이 감소된다.

Description

버스팅 직접 메모리 액세스를 갖는 디스플레이 제어기를 구비한 데이터 처리시스템
발명의 분야
본 발명은 일반적으로 데이터 처리에 관한 것으로서, 보다 상세하게는 버스팅(bursting) 직접 메모리 액세스(direct memory access)를 가지는 디스플레이 제어기를 구비한 데이터 처리 시스템에 관한 것이다.
발명의 배경
액정 디스플레이(LCD) 스크린은 일반적으로 데이터 처리 시스템에 의해 발생한 데이터 및/또는 그래픽을 디스플레이하는데 이용된다. LCD 스크린은 전형적으로 소형 사이즈 및 상대적으로 낮은 소비 전력을 요구하는 응용분야에 이용된다. 별도의 LCD 제어기(separate LCD controller)가 전형적으로 LCD 스크린을 데이터처리 시스템과 인터페이싱하기 위해 이용되며, 외부 비디오 메모리가 LCD 스크린을 리프레싱(refreshing)하는 디스플레이 데이터를 저장하기 위해 이용된다. 그러나, 상기 외부 비디오 메모리의 이용은 상기 데이터 처리 시스템의 핀 카운트(pin count), 보드 크기, 패키징 비용, 및 전력 소모를 증가시킨다.
양호한 실시예의 설명
일반적으로, 본 발명은 별도의 비디오 RAM(random access memory) 대신에 시스템 메모리를 사용하여, LCD 디스플레이 스크린 등의 디스플레이 스크린상의 픽셀을 리프레싱하기 위해 디스플레이 데이터를 제공하도록 버스 중재 및 데이터 버스팅(data bursting)을 이용하는 디스플레이 제어기를 구비하는 데이터 처리 시스템을 제공한다. 상기 시스템 메모리는 디스플레이 제어기 및 중앙 처리 유닛(CPU)사이에 공유된다. 스크린 DMA(direct memory access)(직접 메모리 액세스) 제어기는 미리 결정된 수의 워드들의 버스트들로 시스템 메모리로부터의 디스플레이 데이터를 라인 버퍼(line buffer)에 채운다. 이 스크린 DMA 제어기는 범용, 플라이바이형(fly-by type), 버스팅 DMA 제어기이다. LCD 제어 논리 회로는 LCD 디스플레이 스크린을 리프레시하기 위해, 라인 버퍼로부터 커서 논리 회로, 프레임레이트 제어 회로 및 인터페이스 회로를 통해 디스플레이 데이터를 펌프(pump)한다.
스크린 DMA 제어기는 CPU 또는 LCD 제어 논리에 의해 사용되는 것보다 더 빠른 클럭킹 신호(faster clocking signal)를 수신한다. 이것은 스크린 DMA 제어기로 하여금 디스플레이 데이터를 검색하는데 필요한 대역폭을 감소시키도록 CPU보다 더 빠르게 실행시킬 수 있게 한다. 또한, CPU 클럭 주파수가 전력 관리 목적을 위해 변화되는 경우 LCD 디스플레이 스크린은 상이한 클럭을 사용하기 때문에 영향을 받지 않는다. 상기 실시예에서 CPU, 디스플레이 제어기, 및 시스템 메모리는 동일 집적 회로 상에 배열된다. 디스플레이 데이터를 저장하기 위해 시스템 메모리를 이용함으로써 핀 카운트, 패키징 비용, 보드 공간 및 전력 소모가 감소되며, 특히 DMA 제어기는 예를 들어 페이저, 무선 전화기, 포켓용 게임기기 등의 휴대형 배터리 작동식 장치들에 유용하다.
"표명(assert)"과 "부정(negate)"이라는 용어는, 상태 비트 신호, 또는 장치에 논리적으로 참인 상태 또는 논리적으로 거짓인 상태를 주는 경우를 언급할 때 사용된다. 논리적으로 참인 상태가 디지털 논리 레벨 1인 경우, 논리적으로 거짓인 상태는 디지털 논리 레벨 0이 되고, 논리적으로 참인 상태가 디지털 논리 레벨 0인 경우에는, 논리적으로 거짓인 상태는 디지털 논리 레벨 1이 된다. "버스(bus)"라는 용어는 예를 들어 데이터, 어드레스, 제어 또는 상태와 같은 한 종류 이상의 각종 유형들의 정보를 전송하기 위해 이용되는 복수의 신호들을 언급할 때 이용된다.
본 발명은 제 1 도 내지 제 4 도를 참조하여 보다 상세히 기술될 수 있다.제 1 도는 블록도의 형태로, 본 발명에 따른 데이터 처리 시스템(20)을 설명한다. 데이터 처리 시스템(20)은 중앙 처리 유닛(CPU)(22), 타이머(24), 범용 비동기 송수신기(UART) 모듈(26), LCD 제어 모듈(28), 직렬 주변 인터페이스(SPI)(32), 내부 정보 버스 회로(34), 시스템 통합 모듈(SIM)(40), 다기능 포트(42, 44), 및 포트(46, 48)들을 포함한다
SIM(40)은 내부 버스 회로(34)와 연결되며 내부 버스 회로(34) 또는 데이터 처리 시스템(20)의 외부 회로를 통해서 신호들을 데이터 처리 시스템(20)에 대해 수신 및 전송할 수 있다. 시스템 메모리(30)는 SIM(40)을 통해 데이터 처리 시스템(20)과 연결된다. 다기능 포트(42 및 44)는 데이터 처리 시스템(20)의 외부에 대해 신호를 전송하거나, 수신할 수 있으며, 내부 버스 회로(34)와 연결된다. 포트(46 및 48)는 데이터 처리 시스템(20)에 대해 신호를 외부로 전송하거나, 외부로부터 수신할 수 있으며, 내부 버스 회로(34)와 연결된다. 포트(42, 44 및 46)는 예를 들어 키보드, 외부 메모리, DSP(디지털 신호 처리기), 모뎀 등과 같은 데이터 처리 시스템(20)에 대해 신호를 외부로 전송하고, 외부로부터 수신하는 다기능 병렬 양방향 포트이다. 포트(42, 44, 46, 48)는 데이터 처리 시스템의 외부에 대해 신호를 송수신하기 위한 집적 회로 핀이나, 패드나, 기타 다른 유형의 단자들에 여결될 수도 있다. SIM(40)은 내부 버스 회로(34)와 연결된 특정의 다른 모듈들에 대해 신호를 전송하거나 수신할 수 있다.
CPU(22)는 내부 버스 회로(34)와 연결되며, 내부 버스 회로(34)와 연결된 다른 모듈들 각각에 대해 신호를 전송하고 수신할 수 있으며, SIM(40)을 통해 데이터처리 시스템(20)의 외부에 대해 선택적으로 신호를 전송하고, 수신할 수 있다. CPU는 통상적으로 데이터 처리 시스템을 제어하기 위해 사용되는 소프트웨어 명령을 수신하고, 해석하여 실행시키는 기능을 한다. UART(26)은 내부 버스 회로(43)와 연결되며, 예를 들어 표준 바오드 레이트(standard baud rate)로 모뎀 및 다른 데이터 처리 시스템과 같은 외부 장치와의 비동기 직렬 통신을 지원한다,
SPI(32)는 데이터 처리 시스템(20)에 대해 내부 버스 회로(34)를 통해 다른 모듈들과 함께 신호를 외부로 전송하고, 외부로부터 수신할 수 있다. SPI(32)는 예를 들어 아날로그 디지털 변환기, 비휘발성 메모리 디바이스, 및 다른 데이터 처리 시스템과 같은 외부 디바이스와 통신을 위한 마스터/슬레이브 직렬 주변 장치 인터페이스이다. 시스템 메모리(30)는 SIM(40)과 양방향 연결되며, 열과 행으로 구성된 스태틱 RAM 셀(static random access memory cell)의 배열을 포함하는 종래의 메모리 유닛이다. 시스템 메모리(30)는 데이터 처리 시스템(20)에 대해 외부에 배열되거나, 데이터 처리 시스템의 동일 집적 회로상에 배열된다. 상술한 실시예에서, 시스템 메모리(30)는 외부 메모리 유닛이다. 타이머(24)는 외부 버스 회로(34)와 연결되며, 내부 버스 회로(34)를 통해 다른 데이터 처리 시스템(20)의 다른 모듈들과 통신한다.
LCD 제어 모듈(28)은 내부 버스 회로(34)와 연결되고, 포트(48)와 연결된 LCD 디스플레이 스크린을 리프레싱하는 제어 기능을 제공하며, 제 2 도의 논의에서 보다 상세하게 기술될 것이다.
제 1 도에 도시된 데이터 처리 시스템(20)의 실시예는 일군의 마이크로프로세서 중에서 하나의 특정 마이크로프로세서를 예시한다. 동일한 군내의 마이크로프로세서들은 일반적으로 복수의 다른 온보드(on-board) 주변기기 또는 모듈을 갖기 때문에, 제 1 도는 단지 데이터 처리 시스템(20)의 한 실시예만을 예시하고 있다. 데이터 처리 시스템(20)의 대안적 실시예들은 제 1 도에서 설명된 것들보다 더 많거나, 더 적은 또는 상이한 온보드 주변기기를 가질 수 있다.
제 2 도는 블럭도의 형태로, 제 1 도의 데이터 처리 시스템(20)의 일부분을 예시한다. LCD 제어 모듈(28)은 CPU 인터페이스 레지스터(56), 스크린 직접 메모리 액세스(DMA) 제어기(58), 라인 버퍼(60), 및 디스플레이 제어 블럭(61)을 포함한다. 디스플레이 제어 블럭(61)은 커서 논리(62), 프레임 레이트 제어기(64), 및 LCD 인터페이스(66)를 포함한다. 스크린 DMA 제어기(58)는 범용의 플라이바이형 16비트폭 버스팅 DMA 이다. 칩 선택 논리(54)는 SIM(40)(제 1 도)의 일부분이다. 내부 버스 회로(34)(제 1 도에 또한 도시되었음)는 어드레스 버스(51) 및 데이터 버스(52)를 포함한다.
CPU(22)는 "CPU CLOCK"이라 표기되어 있는 클럭 신호를 수신하는 입력 단자, 어드레스 버스(51)와 연결된 복수의 양방향 단자, "BR"이라 표기된 버스 요청 신호를 수신하는 입력 단자, "BG"이라 표기된 버스 준비 신호를 제공하는 출력 단자, 및 데이터 버스(52)와 연결된 복수의 양방향 단자를 가진다. 칩 선택 논리(54)는 제 1 도에서 설명된 SIM(40)의 일부분이며, 어드레스 버스(51)와 연결된 복수의 입력 단자, "CS*"라 표시된 칩 선택 신호를 제공하는 제 1 출력 단자, 및 "OE*"라 표시된 출력 가능 신호를 제공하는 제 2 출력 단자를 가진다. 신호명 다음의 아스테리스크 '*'는 신호가 논리 0 으로서 활성화 상태에 있음을 나타낸다. 시스템 메모리(30)는 칩 선택 논리(54)의 제 1 출력 단자와 연결되어 칩 신호 CS*을 수신하는 제 1 입력 단자, 칩 선택 논리(54)의 제 2 출력 단자와 연결되어 출력 가능 신호 OE*을 수신하는 제 2 입력 단자, 어드레스 버스(51)와 연결된 복수의 양방향 단자, 및 데이터 버스(52)와 연결된 복수의 양방향 단자를 갖는다.
CPU 인터페이스 레지스터(56)는 어드레스 버스(51)와 연결된 복수의 양방향 단자, 데이터 버스(52)와 연결된 복수의 양방향 단자 및 "SYSTEM CLOCK"이라 표시된 클럭 신호를 수신하는 입력 단자를 갖는다. 스크린 DMA(58)은 어드레스 버스(51)와 연결된 복수의 양방향 단자, 버스 요청 신호 BR*를 제공하는 제 1 출력 단자, "WS"라 표시된 기록 스트로브(write strobe)를 제공하는 제 2 출력 단자, 버스 허가 신호 BG*를 수신하는 제 1 입력 단자, "RD"라 표시된 요청 데이터 제어 신호를 수신하는 제 2 입력 단자, 및 클럭 신호 SYSTEM CLOCK를 수신하는 제 3 입력 단자를 갖는다 라인 버퍼(60)는 데이터 버스(52)와 연결된 복수의 양방향 입력 단자, 요청 데이터 제어 신호 RD를 제공하는 출력 단자, 기록 스트로브 WS를 수신하는 입력 단자, 및 복수의 출력 단자를 갖는다.
디스플레이 제어 블럭(61)에서, 커서 논리(62)는 라인 버퍼(60)의 출력 단자와 연결된 복수의 입력 단자, 복수의 출력 단자, 및 클럭 신호 "LCD CLOCK"를 수신하는 입력 단자를 갖는다. 프레임 레이트 제어기(64)는 클럭 신호 LCD CLOCK를 수신하는 입력 단자, 커서 논리(62)의 복수의 출력 단자와 연결된 복수의 입력 단자, 및 복수의 출력 단자를 갖는다. LCD 인터페이스(66)는 프레임 레이트 제어기(64)의 출력 단자와 연결된 복수의 입력 단자, 및 포트(48)와 연결된 복수의 출력 단자를 갖는다.
제 3 도는 제 1 도의 데이터 처리 시스템의 다양한 신호들의 타이밍도이다. 클럭 신호 SYSTEM CLOCK 의 각 클럭 싸이클은 "t" 다음의 번호로 표시된다. 제 2 도 및 제 3 도를 참조하면, LCD 스크린(49)을 리프레시하기 위해 요구되는 바와 같이 시스템 메모리(30)로부터 라인 버퍼(60)로 디스플레이 데이터를 제공하기 위해 LCD 제어 모듈(28)은 버스 중재 및 데이터 버스팅을 이용한다. 라인 버퍼(60)는 본질적으로 두개 이상의 버퍼를 구비하며, 선입선출(FIFO) 버퍼와 유사하게 동작한다. 디스플레이 데이터가 디스플레이 제어 블럭에 의해 라인 버퍼(60)의 한 특정 라인 버퍼로부터 LCD 디스플레이(49)로 전송되어지는 동안, 다른 특정 라인 버퍼는 시스템 메모리(30)로부터 갱신될 수 있다. 라인 버퍼(60)가 비어 있는 상태 또는 거의 비어 있는 경우, 라인 버퍼(60)는 스크린 DMA(58)에 논리 1로서 요청 데이터 신호 RD를 표명한다. 스크린 DMA(58)는 시스템 메모리(30)로부터 미리 결정된 수의 워드의 버스트들로 디스플레이 데이터를 라인 버퍼(60)에 채운다. 미리 결정된 수의 버스트는 상기 실시예에서는 8 또는 16 일 수 있다. 그러나, 다른 실시예에서는 미리 결정된 수의 버스트는 상이할 수 있다. 스크린 DMA(58)는 버스 요청 신호 BR*을 제 3 도의 클럭 싸이클 t1으로 도시된 바와 같이 CPU(22)에 대해 표명한다. 내부 버스 회로(34)가 이용가능한 경우에, CPU(22)는 클럭 싸이클 t1의 개시점에서 도시된 바와 같이 논리 0으로서 버스 허가 신호 BG*를 표명한다. 제 3 도에서는 버스 요청 신호가 표명된 이후 한 클럭 싸이클을 발생시키는 것으로서 버스 허가 신호를 도시하고 있음을 유의한다. 그러나, 몇몇 중재 상태는 버스 요청과 버스 허락 사이에서 발생할 수 있다. 또한 CPU(22)가 전력 감소 모드에 있다면, 버스 허가 신호 BG*는 이미 논리 0 일 수 있으며, 이런 경우 버스 허가 신호를 표명하기 위해서는 하나의 싸이클보다 적게 요구될 수도 있다.
클럭 싸이클 t2 에서 시작하는 8 개의 워드는 시스템 메모리(30)로부터 라인 버퍼(60)로 버스트된다. 클럭 싸이클 t2 에서 "A0"라 표시된 베이스 어드레스는 어드레스 버스(51)를 통해서 시스템 메모리(30)로 스크린 DMA(58)에 의해 제공된다. 또한 칩 선택 논리(54)는 시스템 메모리(30)를 선택하기 위해 칩 선택 신호 CS*및 출력 가능 신호 OE*를 표명한다. "D0"라 표시된 데이터 신호는 베이스 어드레스 A0 와 상응하고, 시스템 메모리(30)로부터 판독되어 라인 버퍼(60)에 기록된다. 스크린 DMA(58)는 "Al"으로 표시된 어드레스를 발생하기 위해 베이스 어드레스 A0를 증가시킨다. 어드레스 Al 은 시스템 메모리(30)에 제공되며, "Dl"이라 표시된 데이터 신호는 라인 버퍼(60)에 기록된다. 데이터 버스트는 클럭 싸이클 t4 에서 클럭 싸이클 t9 까지 어드레스 신호 A2-A7 에 대해 계속되어서, 상응하는 디스플레이 데이터 신호 D2-D7을 검색한다. 데이터 버스트가 완료된 이후에 LCD 제어 모듈(28)은 내부 버스 회로(34)의 제어를 포기한다.
디스플레이 데이터를 검색하기 위해 필요로 하는 밴드폭을 감소시키기 위해 클럭 신호 CPU CLOCK 및 LCD CLOCK보다 더 높은 주파수로 클럭 신호 SYSTEM CLOCK가 제공된다. 이것은 스크린 DMA(58)가 CPU(22)보다 더 빠르게 동작할 수 있게 한다. 또한, CPU 클럭 주파수가 전력 관리 목적을 위해 변화되는 경우, LCD 디스플레이 스크린은 상이한 클럭으로 동작되기 때문에 아무 영향을 받지 않는다.
디스플레이 데이터는 커서 논리(62), 프레임 레이트 제어기(64), 및 LCD 인터페이스(66)에 라인 버퍼(60)에 의해서 제공된다. 상기 블럭들은 공통 LCD 드라이버에 대해 종래의 디스플레이 제어 논리를 제공한다. 상기 실시예에서, LCD 디스플레이(49)는 320 × 240 픽셀의 스크린 사이즈에서 1024 × 512 픽셀의 스크린 사이즈를 갖는 종래의 단색 LCD 패널(monochrome LCD panel)이다.
LCD 제어 논리(61)는 커서 논리(62), 프레임 레이트 제어(64), 및 LCD 인터페이스(66)를 통해서 LCD 디스플레이 스크린을 리프레시하기 위해 디스플레이 데이터를 펌프한다. 커서 논리(62)는 디스플레이 데이터를 수신하고 디스플레이 스크린상의 커서 위치를 제어하며, 커서의 스크린 위치를 지정하기 위해 수직선 카운터 및 수평 픽셀 카운터를 포함한다. 프레임 레이트 제어(64)는 디스플레이 데이터를 수신하여 디스플레이 스크린을 갱신하기 위해 디스플레이 레이트 타이밍을 결정하며, 이 디스플레이 레이트는 사용된 특정 LCD 스크린의 디스플레이 데이터 요건에 의존한다. LCD 인터페이스(66)는 포트(48)를 통해 LCD 제어 모듈(28)과 LCD 디스플레이(49)를 인터페이스시킨다.
제 4 도는 LCD 제어 모듈(28)이 시스템 메모리(30)로부터 디스플레이 데이터를 검색할 때의 제 1 도의 데이터 처리 시스템(20)의 동작에 대한 흐름도이다. 다이아몬드형 박스(70 및 76)는 판정 단계를 나타내고, 직사각형 박스(71, 72, 73, 74, 75, 77 및 78)는 검색 동작이 실행되는 단계를 나타낸다. 단계 70 에서, 라인 버퍼(60)의 내용이 연속적으로 모니터된다. 라인 버퍼(60)가 거의 비어 있는 상태일 때, "예" 경로는 단계 71에 도달한다. 단계 71에서, LCD 제어 모듈(28)이 버스 요청 신호 BR*를 표명함으로써 내부 버스 회로(34)에 대해 액세스를 요청한다. 단계 72 에서는, 내부 버스 회로(34)에 대한 액세스가 허가되고, 버스 허가 신호 BG*가 표명된다. 단계 73 에서, 스크린 DMA(58)가 라인 버퍼(60)에 대해 버스팅 디스플레이 데이터를 개시하도록 베이스 어드레스에서 시스템 메모리(30)를 액세스한다. 단계 74에서, 디스플레이 데이터가 시스템 메모리(30)로부터 판독된다. 단계 75 에서, 디스플레이 데이터가 미리 결정된 수의 버스트들로 라인 버퍼(60)에 기록된다.
판정 단계 76 에서는, 베이스 어드레스의 증분에 이용된 카운터(도시되지 않음)의 값을 체킹함으로써 버스트가 완료되었는가가 결정된다. 만약 버스트가 완료되지 않았다면, "아니오" 경로는 단계 77에 도달하고, 이전 어드레스가 증분되며, 디스플레이 데이터가 단계 74 및 75 를 반복함으로써 시스템 메모리(30)로부터 검색된다. 버스트가 완료된 경우, "예" 경로는 단계 78 에 도달하여, 디스플레이 데이터는 상술된 것처럼 LCD 디스플레이 스크린(49)를 리프레시하는데 이용된다.
핀 카운트, 패키징 비용뿐만 아니라 보드 공간을 감소시키기 위해, LCD 디스플레이 제어기(28)는 별도의 비디오 랜덤 액세스 메모리를 이용하는 대신에 시스템 메모리(30)로부터 직접 데이터를 검색한다. LCD 제어 모듈(28)과 CPU(22)는 별도의 클럭 신호를 사용하여 타이밍되므로, LCD 제어 모듈은 CPU(22)보다 더 빠르게 동작할 수 있게 되어, LCD 제어 모듈(28)에 의해 요구되는 대역폭을 감소시킨다.
본 발명이 양호한 실시예를 통해 기술되었지만, 본 발명은 당업자가 다양한 방식으로 변형할 수 있으며, 상술된 것 이외의 다른 많은 실시예들을 추정할 수 있음이 명백할 것이다. 예를 들어, 상술된 실시예에서는, LCD 스크린이 이용되지만, 다른 실시예에서는 다른 유형의 디스플레이 스크린, 예를 들어 LED(발광 다이오드)스크린이 이용될 수 있다. 따라서, 첨부된 특허청구범위는 본 발명의 진정한 의도 및 범위내에서 본 발명의 모든 변형예들을 포함하도록 의도되어 있다.
제 1 도는 본 발명에 따른 데이터 처리 시스템의 실시예를 설명한 블록도.
제 2 도는 제 1 도의 데이터 처리 시스템의 한 부분을 설명한 블록도.
제 3 도는 제 1 도의 데이터 처리 시스템의 각종 신호들에 대한 타이밍도.
제 4 도는 제 1 도의 데이터 처리 시스템의 동작에 대한 흐름도.
* 도면의 주요 부분에 대한 부호의 설명 *
26 : 범용 비동기 송수신기 28 : LCD 제어 모듈
51 : 어드레스 버스 52 : 데이터 버스
61 : 디스플레이 제어 블록

Claims (3)

  1. 데이터 처리 시스템에 있어서,
    버스에 연결되어서, 제 1주파수로 제 1 클럭 신호를 수신하고, 메모리 유닛으로부터 검색된 명령들을 실행하는 중앙 처리 유닛과,
    상기 버스에 연결되어서, 디스플레이 스크린을 리프레쉬하는 디스플레이 데이터를 상기 메모리 유닛으로부터 페치하기 위한 직접 메모리 액세스 제어기로서, 상기 제 1 주파수와는 다른 제 2 주파수로 제 2 클럭 신호를 수신하고 상기 중앙 처리 유닛과는 독립적으로 동작하는, 상기 직접 메모리 액세스 제어기와,
    상기 메모리 유닛에 연결되어서, 상기 메모리 유닛으로부터 페치된 상기 디스플레이 데이터를 저장하기 위한 라인 버퍼와,
    상기 라인 버퍼에 연결되어서, 상기 디스플레이 데이터 및 제 3 클럭 신호를 수신하고, 상기 디스플레이 스크린을 리프레쉬하는 디스플레이 제어 블록으로서, 상기 제 3 클럭 신호는 상기 제 2 주파수와는 다른 제 3 주파수로 제공되는, 상기 디스플레이 제어 블록을 포함하는, 데이터 처리 시스템.
  2. 데이터 처리 시스템에 있어서,
    버스에 연결되어서, 제 1 주파수로 제 1 클럭 신호를 수신하고, 메모리로부터 검색된 명령들을 실행하는 중앙 처리 유닛과,
    상기 버스에 연결되는 디스플레이 제어기를 포함하고, 상기 디스플레이 제어기는,
    디스플레이 데이터를 검색하기 위해 상기 메모리를 액세스하고, 상기 제 1 주파수와는 다른 제 2 주파수로 제 2 클럭 신호를 수신하는 직접 메모리 액세스 제어기와,
    상기 버스 및 상기 직접 메모리 액세스 제어기에 연결되어서, 상기 메모리로부터 검색되고 상기 디스플레이 스크린을 주기적으로 리프레쉬하는 상기 디스플레이 데이터를 저장하기 위한 라인 버퍼와,
    상기 라인 버퍼에 연결되어서, 상기 디스플레이 데이터 및 제 3 클럭 신호를 수신하고, 상기 디스플레이 데이터를 이용하여 상기 디스플레이 스크린을 리프레쉬하는 디스플레이 제어 블록으로서, 상기 제 3 클럭 신호는 상기 제 2 주파수와는 다른 제 3 주파수로 제공되는, 상기 디스플레이 제어 블록을 포함하는, 데이터 처리 시스템.
  3. 중앙 처리 유닛과 액정 디스플레이를 제어하는 액정 디스플레이 제어기를 구비하고, 상기 중앙 처리 유닛 및 상기 액정 디스플레이 제어기가 버스에 연결되는 데이터 처리 시스템에서, 상기 액정 디스플레이를 리프레쉬하는 디스플레이 데이터와 상기 중앙 처리 유닛에 의해 실행될 명령들을 주기적으로 제공하는 방법에 있어서,
    상기 버스에 대한 액세스를 요청하는 단계와,
    상기 버스에 대한 액세스를 수신하는 단계와,
    시스템 메모리로부터 판독 액세스를 위해 상기 시스템 메모리를 인에이블하는 단계와,
    상기 디스플레이 데이터를 상기 시스템 메모리부터 제 1 주파수로 판독하는 단계로서, 상기 제 1 주파수는 상기 중앙 처리 유닛의 동작 주파수와 상이하고, 상기 디스플레이 데이터는 미리 결정된 수의 버스트들로 상기 시스템 메모리로부터 판독되는, 상기 판독하는 단계와,
    상기 디스플레이 데이터의 상기 미리 결정된 수의 버스트들을 상기 액정 디스플레이 제어기의 라인 버퍼에 기록하는 단계와,
    상기 디스플레이 스크린을 리프레쉬하기 위해 상기 제 1 주파수와는 다른 제 2 주파수로 동작하는 디스플레이 제어 블록에서 상기 디스플레이 데이터를 사용하는 단계를 포함하는 방법.
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