JPS62256185A - ビデオデイスプレイ上の選択されたデ−タ目的物のピツキングおよびクリツピングのための装置および方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背… 発明の分野 この発明はビデオディスプレイ上のデータ目的物をピッ
クしかつ動作し、ビデオディスプレイ上に表示されたデ
ータ目的物から不所望の部分をクリッピングするための
装置および方法に関する。

先行技術の説明 ピッキング（１）ｉＣｋｉｎ！１１　）はビデオディス
プレイ上に現われる複数個の目的物の中からのデータ目
的物の選択を含む方法および装置を説明するために一般
に用いられる記述的な語である。一旦目的物がピックさ
れると、それは様々な様式のいかなるものにおいても走
査され得る。たとえば、それは移動されたり、大きさや
色が変えられたり、ディスプレイから除去されたりでき
る。

ビデオディスプレイ上に目的物を作り出すのに用いられ
る方法の１つは、目的物をビットマツプ内の画素から作
り出すことである。目的物は複数個の命令の実行に応答
してビットマツプ内に描かれる。たとえば、ビットマツ
プ内に線を引くためには、グラフィック制御器に典型的
には線の端部の点のＸおよびＹ座標を与えられる。それ
から、ディスプレイリストと呼ばれる１組の命令が、ビ
ットマツプ内の線の端部の点の間に表示される必要のあ
る中間の画素の各々のロケーションを計悼しストアする
。より複雑な目的物のためには、一般に比較的多数の命
令を必要とするより復浦なアルゴリズムが用いられる。

目的物がビットマツプ内にストアされた後、ビットマツ
プは列ごとに走査されビデオディスプレイ上に目的物を
表示する。

ビットマツプを用いる利点は、ビデオディスプレイ上に
目的物を再生するためにディスプレイリストを再実行す
る必要がないということであり、このためビットマツプ
を作り出すのに用いられるＣＰＵはその後自由に他の動
作を行なうことができる。

ビットマツプを用いてディスプレイ上に目的物を作り出
す上述の方法の不利な点は、ビットマツプに一旦すべて
の目的物が描かれると、個々の目的物のアイデンティテ
ィが失われるということである。たとえば、ビット・マ
ツプに円と三角形が描かれると、それらはビットマツプ
内に単に画素の流れとして現われる。したがって、ビッ
トマツプを用いる従来の装置でポインタを用いてディス
プレイから目的物をピックするとき、ビットマツプ内の
目的物を別々に処理するためにはそれに関連した全ディ
スプレイリストを再実行しなければ手段がない。過去に
おいて、以下でざらに述べられるように、これはグラフ
ィックマイクロプロセッサ内にディスプレイリストをロ
ードするためのダイレクトメモリアドレス＜ＤＭＡ）回
路を用いたシステムにおいてさえ、不所望の量のＣＰ　
Ｕ時間を必要とした。

ビデオディスプレイ上にディスプレイリスト内の目的物
を表示するための、ビットマツプの使用を必要としない
別の方法は、ディスプレイリストを連続して再実行する
ことによってビデオディスプレイを連続してリフレッシ
ュする方法および装置である。このような方法はしばし
ばストローク法またはベクトルストローク法と呼ばれる
。

ベクトルストローク法におけるピッキングは、典型的に
はカーソル等のポインタをディスプレイ上の選択された
データ目的物の境界の上、その付近またはその内部に置
くことによってなしとげられる。その後ディスプレイリ
ストが再実行されるにつれて、カーソルの座標とデータ
目的物内の１つまたは２つ以上の画素の座標との整合が
行なわれる。この整合はピック割込信号を発生する。ピ
ック割込信号が起こるときにＣＰＵはピック割込信号を
発生したデータ目的物のディスプレイリストを再実行す
る段階にあるので、データ目的物は容易に識別されかつ
上で述べられた様々な方法のいずれでも動作され得る。

従来のベクトルストローク法でのピッキングの不利な点
は、各データ目的物が別々に再び描かれることと、指摘
物の座標と選択されたデータ目的物内の１つまたは２つ
以上の画素の座標との間の整合が起こるときに、ピック
割込信号が発生されＣＰＵに伝送される前に予め定めら
れた時間が必要とされることである。結果として、従来
のベクトルストローク法でのピッキングは、各ディスプ
レイリストの再実行の後起こり得るピック割込信号を受
取る準備のためにＣＰＵが前記予め定められた時間待つ
ことを必要とする。多くのディスプレイリストを含む応
用では、失われるＣＰＵ時間の累積は従って重要になり
得る。

ベクトルストローク法の別の不利な点は、ビットマツプ
がないので表示されたデータ目的物の永久の記録がない
ことである。

クリッピングはビデオディスプレイ上にデータ目的物を
表示し、その一部がいくつかの予め定められた範躊に従
ってクリップされる、方法および装置を説明するために
一般に用いられる記述的な語である。たとえば、データ
目的物をクリッピングするために用いられる賎型的な先
行の既知の方法および装置は方形、矩形、円等の規則的
なジオメトリの形状の使用を含む。規則的なジオメトリ
の形状をクリッピングのために用いるとぎ、それは表示
されるべきデータ目的物とジオメトリの形状の境界との
交差点の計算を行なうことが実務であった。それから、
境界の外側に置かれたデータ目的物のすべての部分は捨
てられた。代わりに、境界の外側の部分を表示されるよ
うに残して、境界の内側にあるデータ目的物のすべての
部分が捨てられることもできた。

クリッピングのために用いられた先行の既知の方法およ
び装置の不利な点は、それらが等式のシステムを解くこ
とと、それに対応するソフトウェアおよび多量のＣＰＵ
計算時間とを必要とすることであった。さらに、不規則
なジオメトリの形状は容易に規定できないので、境界の
範躊は一般にいくつかの規則的なジオメトリの形状に限
られていた。

発明の要約 上述のことを鑑みて、この発明の主な目的はデータ目的
物がビットマツプからディスプレイ上に描かれるシステ
ムにおいて、ビデオディスプレイ上の複数個のデータ目
的物の中から選択されたデータ目的物をピックするため
の新規な方法および装置である。

この発明の他の目的は任意の形状のクリッピング目的物
、単一の画素または複数個の広く間隔をあけられた画素
を用いてビデオディスプレイ上のデータ目的物をクリッ
ピングするための新規な方法および装置である。

上）ホの目的に従って、システムメモリ、ビットマツプ
、ｃｐｕ、ダイレクトメモリアクセス（ＤＭＡ）制御器
およびグラフィックマイクロプロセッサ（ＧμＰ）を含
むシステムが提供される。ＣＰＵはアドレスおよびデー
タバスによってシステムメモリとＤＭＡとに結合され、
データバスおよびピックソフトウェア割込信号ラインに
よってＧμＰに結合されている。ＤＭＡはさらにアドレ
スバスとデータバスとによってシステムメモリに結合さ
れ、データバスによってＧμＰに結合されている。Ｇμ
Ｐはざらにアドレスバスおよびデータバスによってビッ
トマツプに結合されている。

システムメモリには、複数個のディスプレイリストを含
むセグメントが設けられている。各ディスプレイリスト
は円や三角形等の、ビットマツプ内に表示されるべきデ
ータ目的物の１つを溝くための、またピッキング動作に
用いるための特別のピック命令を含む、複数個の命令を
含む。セグメントの頭には、セグメント内の最初のディ
スプレイリスト内の母初の命令のアドレスに対応する開
始アドレスと、セグメント内の命令の数に対応する数と
が与えられる。セグメントは成る一つの時間にビデオデ
ィスプレイ上に現われるデータ目的物のすべてに対応す
る。

特別のピック命令には、特別のピック命令が関連したデ
ィスプレイリス１−の第１の命令のアドレスを別々のテ
ーブルで識別するのに用いられる、目的物の数が与えら
れる。

動作において、ピック動作が行なわれるべきことを示す
ピック要求信号を受取ると、ＣＰＵはセグメント内の第
１の命令のための開始アドレスをセグメント内の命令の
数とともにＤＭＡに送る。

ピック要求信号はビデオディスプレイ上の選択された目
的物を指摘する、ポインタ、ライトベン、カーソル等に
よって与えられる。ＤＭＡはそれから開始アドレスを用
いて組の中の命令をシステムメモリから取り戻し、それ
らをＧμＰに送る。ＧμＰはそれから命令を用いて、そ
れが最初にビットマツプ内にデータ目的物を描くのにそ
れらを用いたのと同じ態様で、ビットマツプ内にデータ
目的物を事実上再び描く。ピッキング動作の閤ビットマ
ツプの書込可能化入力は実際には可能化されないので、
再び描くことは「事実上」と呼ばれる。

ＧμＰが命令を再実行するにつれて、ＣＰＵはＤＭＡと
システムアドレスおよびデータバスを共有して自由に他
のＣＰＵ動作を行なう。同時に、ＧμＰはそれが実行し
ている命令と関連した画素の座標をポインタの座標と比
較する。整合が起こると、ＧμＰはピック割込信号を発
生し、特別のピック命令が遭遇されるとデータリストの
終わりでソフトウェア割込信号を発生する。それからソ
フトウェア割込信号はＣＰＵに送られる。ソフトウェア
割込信号を受取ると、ＣＰＵは目的物の数を用いて、テ
ーブル内のディスプレイリストの第１の命令の開始アド
レスを）ｆｆ　１９　Ｌ、、Ｄ　Ｍ　／’、とＧμＰが
開始アドレスと関連した選択されたデータ目的物上に所
望の動作を行なうように、従来の態様でプログラムする
。たとえば、動作は移動、色または大ぎさの変化、抹消
等を含む。

この発明の上の目的とさらに関連して、ビットマツプ内
に複数個のデータメモリブレーンとマツチブレーンが設
けられる。データブレーンはビデオディスプレイ上に表
示されたデータ目的物の画素をストアするために設けら
れる。マツチブレーンはビデオディスプレイ上に表示さ
れたデータ目的物の部分をクリッピングするために用い
られる、クリッピング目的物の画素をストアするために
設けられる。クリッピング目的物はいかなる形状または
大きさの目的物でもあり得、もし所望されるならば、そ
れは１つまたは複数個の広く散乱された画素を含むこと
もできる。

データメモリブレーンの各々に結合されて、ソースデー
タレジスタ、行先データレジスタ、ＡＬＵおよび論理回
路が設けられる。マツチブレーンに結合されて、１ビッ
トレジスタおよびＡＬＵが設けられる。

動作において、表示されるべきデータ目的物の画素はデ
ータメモリブレーン内にストアされ、クリッピング目的
物の画素はマツチブレーンにストアされる。それから、
データ目的物がクリップされるべきときには、少なくと
も部分的にクリッピング目的物のロケーションとｆｆ１
ｌするその初めの位置（ソース）およびその終わりの位
置（行先）がソースおよび行先レジスタに送られ、従来
の態様でＡＬＵ内で動作される。同時に、マツチブレー
ンが走査され、その中の各画素が１−ビットレジスタ内
でビットと比較される。クリッピング目的物が走査れて
いるときのみ起こる、マツチブレーン内のビットが１−
ビットレジスタ内のビットと整合すると、整合信号が発
生される。整合信号はそれからデータメモリブレーンの
各々に結合された論理回路を可能化するのに用いられる
。論理回路が可能化されると、書込可能化パルスが発生
され、今やクリップされたデータ目的物が関連のデータ
メモリブレーン内に書込まれることを可能にする。代わ
りに、装置は整合信号が発生されたとぎに論理回路が不
能化されるように配置され得る。これはデータ目的物を
クリッピング目的物のロケーションに対応するもの以外
の０ケーシヨン内に書込む効果を有する。これは逆クリ
ッピングと呼ばれる。

この発明の上述のおよび他の目的、特徴および利点は添
付の図面の以下の詳細な説明から明らかとなるであろう
。

好ましい実施例の説明 第１図を参照すると、一般に１で示される先行の既知の
ビデオグラフィックシステムが示される。

システム１には中央処理装置（ＣＰＵ）２、システムメ
モリ３、グラフィックマイクロプロセッサ（ＧμＰ）４
およびビットマツプ５が設けられている。ＣＰＵ２はア
ドレスバス６およびデータバス７によってシステムメモ
リ３へ、また命令バス８とピック割込制御信号ライン９
とによってＧμＰ４に結合されている。ＧμＰ４はアド
レスバス１０、データバス１１およびポインタ制御信号
ライン１２によってビットマツプ５に結合されている。

システム１の動作を説明する目的で、システムメモリ３
内には複数個のディスプレイリスト１５および１６が設
けられる。ディスプレイリスト１５はビットマツプ５内
に円１５を描くための複数個の命令を含む。ディスプレ
イリスト１６はビットマツプ５内に三角形１６を描くた
めの複数個の命令を含む。便宜上、円１５と三角形１６
はそれらがビデオディスプレイ上に現われるであろうよ
うに、ビットマツプ５上に重畳されて示される。

たとえば目的物を移動する、目的物の大きさを変える、
目的物を消去する等の、成る様式で目的物を動作する目
的のためにデータ［１的物１５．１６の１つをピックす
るためには、それがビットマツプ内にストアされたＩ　
Ｌｍ別することが必要である。公知の通り、ビットマツ
プ内にストアされた目的物は単に、ビデオディスプレイ
上に表示するために走査される画素の流れを含むだけで
ある。

このため、典型的には目的物を識別する画素に関連した
区別となる特徴はない。結果として、オペレータがカー
ソル、ライトペン等のポインタをビデオディスプレイ上
に現われる目的物の位置に対応するビデオディスプレイ
上の位置まで動かすことがこれまでの実務であった。そ
の後、ＧμＰと関連したＣＰＵがシステムメモリ３内の
ディスプレイリストを再実行し、事実上ビットマツプ内
に目的物を再び描く。事実上の再び描くことは、ビット
マツプに実際に書込むことなしにＧμＰ内のディスプレ
イリストを再実行することと規定される。ＣＰ　Ｕ　１
３よびＧμＰとによってディスプレイリストが再実行さ
れる際に、各画素の座標と、ビデオディスプレイ上のポ
インタの座標との間の比較がなされる。整合が起こると
、ピック割込信号が発生され、ディスプレイリストのさ
らなる再実行を停止する。上述のとおり、冬ディスプレ
イリストの再実行の終わりに、ピック割込信号の発生の
ための時間を与えるために、各ディスプレイリストの再
実行のｍｃｐｕおよびＧμＰの動作を停止させるのが実
務であった。ピック割込評価Ｉｌ１間と呼ばれるこの時
間は、ディスプレイリストの再実行の間ピック割込信号
が実際には発生されない場合でさえも、各ディスプレイ
リストの再実行の終わりに必要とされた。たとえば、オ
ペレータが成る予め定められた動作のために三角形１６
をピックしたいと願っていると仮定しよう。このときオ
ペレータはポインタをビデオディスプレイ上の三角形の
位置と一致する位置まで肋かす。ポインタがビデオディ
スプレイ上の三角形１６の位置と一致する位置に位置づ
けられると、ピック信号が発生される。ピック信号はＣ
ＰＵ２に伝送される。

ＣＰＵ２がピック要求信号を受取った後、ＣＰＵ２は第
１のディスプレイリスト、この場合円１５を描くディス
プレイリスト、を再び描き、その中の命令をＧμＰ４に
連続して送り始める。ＧμＰ４はそれからディスプレイ
リスト１５を事実上再実行し、それによって事実上田１
５を再び描く。

ポインタは三角形１６を指し、円１５を指してはいない
ので、円１５を描くディスプレイリストの事実上の再実
行はピック割込信号の発生なしに完了する。それにもか
かわらず、ＣＰＵ２とＧμＰ４はピック割込信号を評価
するのに必要とされるのに対応する予め定められた期間
停止されなければならない。予め定められた時間の満了
で、ＣＰＵ２とＱμＰ４とは次のディスプレイリスト、
この場合三角形１６を描くディスプレイリストを実行し
始める。三角形１６を描くディスプレイリスト内の各命
令が再実行されるにつれて、ディスプレイリスト内の命
令と関連した画素の座標がビデオディスプレイのポイン
タの座標と比較され、整合が起こると、ピック割込信号
が発生される。ピック割込信号が発生された後、ＣＰＵ
およびＧμＰ４とはピック割込信号に応答する前に三角
形１６の事実上の再び描くことを完了する。ＣＰＵがピ
ック割込信号に応答するとき、これはディスプレイリス
トの再実行を停止し、オペレータによって前もって選択
された動作を行なうために１組の命令を実行する。注目
されるように、ＣＰＵ２はディスプレイリストの再実行
が起こっている間すべての時間にわたって占領されてお
り、他のシスデム動作を自由に行なえない。

第２図を参照すると、一般に２０で示される別の先行の
既知のビデオグラフィックシステム内に、ＣＰＵ２ｉ、
システムメモリ２２、ダイレクトメモリアクセス（ＤＭ
Ａ）回路２３、ＧｔｌＰ２４およびビットマツプ２５が
設けられている。ＣＰＵ２１はアドレスバス２６および
データバス２７によってシステムメモリ２２とＤＭＡ２
３とに結合され、ポインタ信号ライン３１によってポイ
ンタに結合されている。ＤＭＡ２３はデータバス２７に
よってＧμＰ２４に結合されている。ＧμＰ２４はアド
レスバス２９およびデータバス３０によってビットマツ
プ２５に結合されている。ＧμＰ２４はまたピック割込
υＪＩＢ信号ライン３２によってＣＰＵ２１に結合され
ている。

動作において、システムメモリ２２はたとえば円３５を
描く、および三角形３６を描く、などを含む複数個のデ
ィスプレイリストを備える。ディスプレイリストの各々
に関連して、ディスプレイリスト内の命令の数に対応す
る数と同様ディスプレイリスト内の第１の命令のアドレ
スがある。たとえば、円３５を描くディスプレイリスト
と関連して、システムメモリ２２内には開始アドレス３
７と円を描くディスプレイリスト３５内の命令の数に対
応する数３８がストアされて与えられる。

同様に、三角形３６を描くディスプレイリストと関連し
て、開始アドレス３つと、三角形３６を描くディスプレ
イリストの命令の数に対応する数４０がある。

円および三角形、すなわち便・室上それらが呼ばれるデ
ータ目的物は、初めにビットマツプ２５内にストアされ
る。データ目的物がビットマツプ２５内にストアされた
後、ビットマツプ２５は目的物をビデオディスプレイ上
に表示するために走査される。その後、もしオペレータ
が三角形３６等のデータ目的物の１つを動作させようと
所望するならば、オペレータはカーソル、ライトベン等
のポインタをビデオディスプレイ上のデータ目的物と一
致する位置に位置づけ、それからピック信号を発生する
。ピック要求信号が発生されＣＰＵ２１に転送された後
、ＣＰＵ２１は開始アドレス３７と円３５を描く第１の
データリスト内の命令の数に対応する数３８とをＤＭＡ
２３に転送する。

同時に、開始アドレス３７はＣＰＵ２１に転１ｘされ、
そこに位置づけられたレジスタ内にストアされる。開始
アドレス３７と数３８がＤＭＡ２３に転送された後、Ｇ
μＰ２４と関連したＤＭＡ２３は事実上回３５を描く第
１のデータリストを再実行する。ＤＭＡ２３とＧμＰ２
４とによって円３５を描くデータリストが再実行される
につれて、円３５を描くデータリスト内の命令と関連し
た画素の座標が選択されたデータ目的物、三角形３６と
一致するポインタの座標と比較される。円３５を描く第
１のデータリス１−の事実上の再実行の終ワリニ、ＤＭ
ＡＩＩＩｔＥＷ２３お、Ｊ：びＧμＰ２４は予め定めら
れたｍ開停止されて、データリストの事実上の再実行の
終わりまたはその付近で、万一それが起こるならば、ピ
ック割込信号の評価を可能にする。もしこれが発生しな
ければ、三角形３６を描く次のデータリスト内の第１の
命令のアドレスと、三角形３６を描くデータリスト内の
命令の数に対応する数４０とがＤＭＡ２３に送られる。

同時に、開始アドレス３６がＣＰＵ２１に転送される。

その後、ＤＭＡ２３とＧμＰ２４とは自動釣に三角形３
６を描く次のデータリストの事実上の再実行を開始する
。再び、三角形３６を描くディスプレイリスト内の命令
と関連した画素の座標がポインタの座標と比較され、も
しも整合が起こればピック割込信号が発生される。それ
からピック割込信号はＣＰＵ２１に転送される。ＣＰＵ
２１によってピック割込信号が受取られると、ＣＰＵ２
１はデータ目的物、すなわち三角形３６上に、オペレー
タによって前もって選択された動作を行なうためのプロ
グラムの実行を開始する。

ビデオディスプレイ上に表示された複数個のデータ目的
物の中から選択されたデータ目的物をピックザるための
２つの先行の既知のシステムが説明されたが、第１図の
装置においてＣＰＵ２はピック動作のｆｌｆｆｉ３！ｌ
！続して用いられていることが注目されるだろう。第２
図の装置では、ＣＰｔＪ２１はＤＭＡ２３およびＧμＰ
２４がディスプレイリストを事実上再実行する開催の動
作を行なうのにより自由であるが、各ディスプレイリス
トの再実行の後それが起こり得るピック割込信号を待つ
間予め定められた期間にわたって、ＣＰＵは依然として
他の動作を行なうことができない。

第３図を参照すると、この発明に従った、ＣＰＵ２２１
．システムメモリ２２２、ＤＭＡ２２３、グラフィック
マイクロプロセッサ２２４およびビットマツプ２２５を
含むビデオグラフィックシステム２００が提供される。

ＣＰＵ２２１はアドレスバス２２６およびデータバス２
２７によってシステムメモリ２２２に結合されている。

ＤＭＡ２２３はアドレスバス２２６およびデータバス２
２７によってシステムメモリ２２２に結合されている。

ＧμＰ２２４はアドレスバス２２９およびデータバス２
３０によってビットマツプ２２５に結合されている。Ｇ
μＰ２２４はまたピック割込制御信号ライン２３１によ
ってＣＰＵ２２１に結合されている。ＣＰＵ２２１はま
たピック要求制御信号ライン２３２によってポインタに
結合されている。

破線で示されたピッキングボックス２３３がビットマツ
プ２２５に重畳されて示されて設けられている。ピッキ
ングボックス２３３の左と右の端縁は座標Ｘ左、Ｘ、お
よびＸ右、Ｘｔによって示される。ピッキングボックス
２３３の上部および底部の端縁は座標Ｙ上部、Ｙ、およ
びＹ底部、Ｙ８によって示される。ビットマツプ２２５
にこれも重畳して、円２３５および三角形２３６の表示
が与えられる。ピッキングボックス２３３、円２３５お
よび三角形２３６はそれらがビデオディスプレイ上に現
われるであろう目的物と対応する。

システムメモリ２２２内には複数個のセグメント２４０
が設けられている。セグメント２４０の各々は開始アド
レス２４１とセグメント内の命令の数に対応する数２４
２とを備える。開始アドレス２４１および数２４２に追
随して、ディスプレイリスト２４３が設けられている。

ディスプレイリスト２４３はたとえば円を描く等の、ピ
ッ１〜マツプ２２５内に目的物を描（ための１つまたは
２つ以上の命令を含む。ディスブＬノイリスト２４３の
終わりには、特別のピック命令２４４が設【プられてい
る。ピック命令２４４は動作コード信号と、以下でさら
に説明される、先行のディスプレイリストを用いて描か
れた目的物を示す指示物Ｎを含む。命令２４４の下に第
２のディスプレイリスト２４５が設けられている。ディ
スプレイリスト２４５はたどえば三角形を描く等の、第
２の目的物を描くための複数個の命令を含む。ディスプ
レイリスト２４５の終わりには、第２の特別のピック命
令２４６が設けられている。第２のピック命令２４６は
、ピック命令２４４と同様に、オペコード（ｏｐｃｏｄ
ｅ）信号と、ビットマツプ２２５内に描かれた第２の目
的物に対応する指示物Ｍを含む。

２つの目的物のみが述べられているが、ディスプレイリ
ストと特別のピック命令はいかなる所与の時間にもビデ
オディスプレイ上に現われる各目的物について与えられ
ることは理解されるべきである。またセグメント２４０
は上述のディスプレイリス［・および特別のピック命令
の和の合計を含み、開始アドレス２４１と命令の数２２
２とはセグメン）−２４０内の間゛始アドレスと命令の
数とを含むことが認められるだろう。

これもまたメモリ２２２内にストアされてインデックス
テーブル２５０が与えられる。インデックステーブル２
５０内にはセグメント２４０内のディスプレイリストの
各々に対応する複数個のエン［・りが設けられている。

したがって、テーブル２５０内には第１のエントリ２５
１がある。エントリ２５１内には指示物２５２とアドレ
ス２５３とが設けられている。指示物２５２は特別のピ
ック命令２４４内の指示ｖＩＪＮに対応する数Ｎを含む
。

アドレス２５３は円２４３を描くディスプレイリストの
ための開始アドレスを含む。エントリ２５１の下に第２
のエントリ２５４が設けられている。

エントリ２５４は指示物２５５とアドレス２５６とを含
む。指示物２５５は特別のピック命令２４６内の指示物
Ｍに対応する数Ｍを含む。アドレス２５６は三角形２４
５を描くディスプレイリストの開始アドレスを含む。テ
ーブル２５０内のエントリはシステムメモリ２２２内に
設けられたディスプレイリストの各々について設けられ
ていることが理解されるべきである。

第４図を参照すると、ＧμＰ２２４内に２６０で示され
る比較器回路が設けられている。比較器回路２６０内に
は複数個のレジスタ２６１ないし２６６、複数個の比較
器２６７ないし２７０およびＡＮＤ回路２７１が設けら
れている。レジスタ２６１および２６２はセグメンｌ−
２４０のディスプレイリスト内の命令の各々に関連した
×およびＹ座標をストアするために設けられている。レ
ジスタ２６３および２６４はピッキングボックスの左右
の端縁の座標、ｘＬｌＸｌｌをストアするために設けら
れている。レジスタ２６５および２６６はピッキングボ
ックスの上部および底部の座標、Ｙ丁およびＹａをスト
アするために設けられている。比較器２６７および２６
８はレジスタ２６１．２６３　ａ５よび２６１．２６４
のそれぞれの内容物を比較するために設けられている。

比較器２６９および２７０はレジスタ２６２．２６５お
よびレジスタ２６２．２６６のそれぞれの内容物を比較
するためにＳｑけられている。比較器２６７ないし２７
０の出力はＡＮＤゲート２７１の入力として与えられる
。ＡＮＤゲート２７１の出力はピック割込あり御信号ラ
イン２３１によってＣＰＵ２２１に結合されている。

動作において、オペレータがビデオディスプレイ上に現
われる目的物に、たとえば目的物を移動する、目的物の
大きざを増す、目的物の色を変える、目的物を抹消する
等の選択された動作を行なうことを所望するとき、オペ
レータはカーソル、ライトベン等のポインタをビデオデ
ィスプレイの表面に動かす。オペレータがポインタを動
かすと、上で第３図にｒｌＪ″ａして述べられたピッキ
ングボックス２３３が、ピッキングボックスが選択され
た目的物と交差するまで、対応する態様で動かされる。

この発明の詳細な説明する目的で、ピッキングボックス
２３３は三角形２３６と交差して示されている。オペレ
ータがピッキングボックス２３３を三角形２３６と交差
するまで動かした後、ピック割込要求信号がライン２３
２上に発生されＣＰＵ　２２１に転送される。ピック割
込要求信号を受取ると、ＣＰ　Ｕ　２２１は開始アドレ
ス２４１とけグメント２４０内の命令の数２２２とを取
戻し、それらをｌ）ＭＡ２２３に転送する。開始アドレ
ス２４１とセグメント２４０内の命令の数２２２を受取
ると、ＤＭＡ２２３はディスプレイリストの各々とセグ
メント２４０内の特別のピック命令を連続して取り戻す
。システムメモリ２２２からＤＭＡ２２３によって命令
の各々が取り戻されると、それらはＧμＰ２２４に転送
される。命令を受は取ると、ＧμＰ２２４はディスプレ
イリストと関連した目的物を事実上再実行する。ピッキ
ング段位の間のＧμＰ２２４の動作は「事実上の再び描
くこと」と呼ばれる。なぜならピック動作の量目的物は
ビットマツプ２２５内に実際に描かれないからである。

ディスプレイリスト内の各命令が再実行されるにつれて
、それと関連した目的物の座標は第４図に関連して上で
説明されたようにピッキングボックス２３３の座標と比
較される。たとえば、ディスプレイリスト内の命令のＸ
座（■がピッキングボックスの座標Ｘ、よりも大きくピ
ッキングボックスの座標Ｘ、よりも小さいとき、出力は
比較器２６７Ｊ３よび２６８の出力に発生される。同様
に、ディスプレイリスト内の命令と関連した画素のＹ座
標が座標Ｙａよりも大きくかつピッキングボックス２３
３のざようＹ「よりも小さいとき、出力は比較器２６９
および２７０の出力に発生される。

比較器２６７および２７０の出力の各々に出力が発生さ
れたとき、第１のピック割込信号が発生される。第１の
ピック割込信号が発生された後、ＤＭＡ２２３とＧμＰ
２２４とはそこで第１のピック割込信号が起こったデー
タリス１〜を、その終わりで特別のピック命令が遭遇さ
れるまで事実上再実行し続ける。この例では、遭遇され
る特別のピック命令は特別のピック命令信号Ｍ　２４Ｇ
である。特別のピック命令が′ａ″ｉＡされるとき、そ
れはＧμＰによって実行され、ソフトウェア割込がピッ
ク割込制御ライン２３１上に発生されＣＰＵ　２２１に
転送される。ソフトウェア割込を受取った榎、ＣＰＵ２
２１はたとえば信号Ｍ　２４６等の、ＧμＰ２２４内の
特別のレジスタからの特別の命令を読取る。ＧμＰ２２
４から特別の命令を受取ると、ＣＰＵ２２１は命令から
オペコード信号を取り去り、指示物Ｍを用いてそれに関
連したディスプレイリストの開始アドレスのためにイン
デックステーブル２５０を捜づ。この例では、ＣＰＵ２
２１は三角形を描くディスプレイリストのために開始ア
ドレス２５６を取り戻す。三角形２４５を描くディスプ
レイリストのために開始アドレス２５６を獲１〔ｌシた
後、ＣＰＵ２２１はオペレータがピックされたオブジェ
クト上に行なわれるべきものとして示した、前もって選
択された動作に塁づいた新しいディスプレイリスト・を
集める。ＣＰＵ２２１が新しいディスプレイリストを集
めた後、これはＤＭＡ２２３を開始アドレスと新しいデ
ィスプレイリスト内のワードの数とで再プログラムし、
ＧμＰ２２４に再開始信号を送る。開始アドレスと新し
いディスプレイリスト内の命令の数とを受取ると、ＤＭ
Ａ　２２３とＧμＰ２２４とは新しいリストを実行する
。

第５図を参照すると、この発明に従ってさらに複数個の
データメモリブレーン５０．５１．５２およびマツチブ
レーン５３が与えられる。バス５４によってデータブレ
ーン５ｏに結合されて、ソースデータレジスタ５５およ
び行先データレジスタ５６が設けられている。レジスタ
５５および５６はそれぞれ演算論理ユニット（ＡＬＵ）
５７のＡおよび８入力に結合されている。ＡＬＵ５７の
出力はバス５８によってデータブレーン５０に結合され
ている。書込可能化バス５つによってこれもまたデータ
ブレーン５ｏに結合されて、論理回路６０が設けられて
いる。

ソースデータレジスタ６６および行先データレシスクロ
アがバス６５によってデータブレーン５１に結合されて
設【ノられている。レジスタ６６および６７はそれぞれ
ＡＬＬＪ６８のＡおよびＢ入力に結合されている。ＡＬ
Ｕ６８の出力はバス６９によってデータブレーン５１に
結合されている。

書込可能化Ｚ’ｌ　ｔｉｌｌ信号バ信号バス上０てこれ
もまたデータブレーン５１に結合されて、論理回路７１
が設けられている。

ソースデータレジスタ７６および行先データレジスタ７
７がバス７５によってデータブレーン５２に結合されて
設けられている。レジスタ７６および７７はそれぞれＡ
ＬＩＪ７８のＡおよびＢ入力に結合されている。ＡＬＬ
Ｊ７８の出力はバス７９によってデータブレーン５２に
結合されている。

書込可能化制御信号ライン８０によってこれもまたデー
タブレーン５２に結合されて、論理回路８１が設けられ
ている。

マツチブレーン５３はバス８５によって八Ｌ　Ｕ８６の
へ入力に結合されている。１ビットレジスタ８７がＡＬ
Ｕ８６の８入力に結合されている。

ＡＬＵ８６の出力は整合信号制御ライン８８によって論
理回路６０．７１および８１の第１の入力に結合されて
いる。論理回路６０の第２の入力はｍ込可能化パルスＷ
Ｅ、のソースに結合されている。論理回路７１の第２の
入力は書込可能化パルスＷＥ、のソースに結合されてい
る。論理回路８１の第２の入力は書込可能化パルス’ｖ
Ｖ　Ｅ　２のソースに結合されている。

この発明の詳細な説明する目的で、データブレーン５０
内に破線で示されたデータ目的物９０が描かれている。

データブレーン５１には破線で示されたデータ目的物９
１が描かれている。データブレーン５２には破線で示さ
れたデータ目的物９２が描かれている。マツチブレーン
５３には４つの実線で境界づけられた斜線によって示さ
れるクリッピング目的物９３が示されている。クリッピ
ング目的物９３の投影は複数個の対応する破線のボック
ス９４．９５Ｊ３よび９６によってデータブレーン５０
．５１および５２に重畳されて示されている。

また、この発明の詳細な説明する目的で、データ目的物
９０．９１および９２は破線で示されたソース区域Ｓ内
の第３図に示された位置からそれぞれ破線りで示された
行先区域り内の対応する実線と破線９７．９８および９
９によって示される位置まで動かされると仮定する。ク
リッピング目的物９３の斜線は、論理２進「１」の値に
設定されたマツチブレーン５３内の対応する画素を表わ
すために設けられている。

動作において、この発明の第１の実施例では、論理２進
「１」が１ピツトレジスタ８７内にストアされる。（れ
から、データブレーン５０．５１おＪ：び５２のソース
区域Ｓおよび行先区１ＩＩＤ内の画素とマツチブレーン
５３内の画素とは予め定められたシーケンスで走査され
る。もしもそれらが同じ（Ｘ、Ｙ）座標を有するならば
、データプレーン内の画素はマツチブレーン内の画素と
対応すると仮定される。マツチブレーン５３内の画素が
走査されるにつれて、それらは１ビットレジスタ８７の
内容物と比較される。この例では、クリッピング目的物
９３の外側のすべての画素は論理２進ｒＯＪの値を含む
と仮定される。マツチブレーン５３内の画素が１ビット
レジスタ８７の内容物と比較されるにつれて、クリッピ
ング目的物９３の論理２進「１］ビツトが走査されたと
きマツチ信号ライン８８上にマツチ信号が発生される。

整合信号ライン８８上の整合信号はそれから論理回路６
０．７１および８１に与えられ、論理回路がｌ込可能化
信号ＷＥ、　、ＷＥ、およびＷＥ２をそれぞれデータブ
レーン５０．５１および５２に転進することを可能にす
る。これらの信号はそれぞポ れｗＥｏ　　、、ＷＥ、　　およびＷ　Ｅ　２　　によ
って表わされる。結果として、データブレーン５０．５
１および５２はソースおよび行先レジスタの内容物とＡ
　Ｌ　Ｕを用いて、その他の点では従来の態様で、前記
画素とマツチブレーン５３内の走査された対応する画素
との間に予め定められた対応があるときのみ目的物９ｏ
、９１および９２の画素を再ストアすることが可能にな
る。これはそれぞれ１００．１０１および１０２で示さ
れる斜線で表わされる。

この発明の別の実施例では、１ビットレジスタ８７内に
論理２進ｒＯＪがストアされている。それから、マツチ
ブレーン５３内の画素が走査され、予め示されたように
論理２進「１」の値を含む画素のグループを表わす、ク
リッピング目的物９３の境界の外にあるすべての画素に
ついて整合信号制御ライン８８上に整合信号が発生され
る。この動作の効果は破！！９７．９８６よび９９によ
って規定された区域内に、それぞれ斜線１００．１０１
および１０２によって表わされる空隙をその中に伴なっ
て、目的物９０．９１および９２を再び作り出すことで
ある。

第３図の実施例は矩形の形状の境界内に位置づけられた
複数個の画素について説明されたが、クリッピング目的
物はマツチブレーン５３の限界内でいかなる大きざまた
は形状の目的物を含んでもよいことは明らかであり、ま
た実際に論理２進「１」または論理２進ｒＯＪの値のい
ずれかを含む単一の画素または１つまたは２つ以上の広
く散乱する画素を含んでもよい。

この発明のいくつかの実施例が上で説明されたが、この
発明の精神と範囲から逸脱することなしにそれに修正が
なされてもよいことが企図される。

したがって、述べられた実施例はこの発明を単に例示す
るものと考慮され、この発明の範囲は添付の特許請求の
範囲によって決定されることが意図される。

【図面の簡単な説明】

第１図はビデオディスプレイ上のデータ目的物をピック
しかつ動作するための先行の公知の装置のブロック図で
ある。 第２図はビデオディスプレイ上のデータ目的物をピック
しかつ動作するための別の先行の既知の装置のブロック
図である。 第３図はこの発明に従った、ビデオディスプレイ上のデ
ータ目的物をピックしかつ動作するための装置のブロッ
ク図である。 第４図はこの発明に従った比較器回路のブロック図であ
る。 第５図はビデオディスプレイ上に表示されたデータ目的
物から不要の部分をクリップするための装このブロック
図である。 図において１はビデオグラフィックシステム、２は中央
処理装置、３はシステムメモリ、４はグラフィックマイ
クロプロセッサ、５はビットマツプ、６はアドレスバス
、７はデータパス、８は命令バス、９はピック割込制御
信号ライン、１０はアドレスバス、１１はデータバス、
１２はポインタ制御信号ライン、１５および１６はディ
スプレイリスト、２０はビデオグラフィックシステム、
２１はＣＰＵ、２２はシステムメモリ、２３はダイレク
トメモリアクセス回路、２４はＧμＰ１２５はビットマ
ツプ、２６はアドレスバス、２７はデータバス、３１は
ポインタ信号ライン、２９はアドレスバス、３０はデー
タバス、３２はピック割込制御信号ライン、２００はビ
デオグラフィックシステム、２２１はＣＰＵ、２２２は
システムメモリ、２２３はＤＭＡ、２２４はグラフィッ
クマイクロプロセッサ、２２５はビットマツプ、２２６
はアドレスバス、２２７はデータバス、２２９はアドレ
スバス、２３０はデータバス、２３１はピック割込制御
信号ライン、２３２はピック要求制御信号ライン、２３
３はピッキングボックス、２４０はセグメント、２４３
はディスプレイリスト、２４４はピック命令、２５０は
インデックステーブル、２５２は指示物、２６０は比較
器回路、２６１ないし２６６はレジスタ、２６７ないし
２７０は比較器、２７１はＡＮＤ回路、５０．５１およ
び５２はメモリブレーン、５３はマツチブレーン、５５
はソースデータレジスタ、５６は行先データレジスタ、
５７は演算論理ユニット、５つは１１込可能化バス、６
０は論理回路、６６はソースデータレジスタ、６７は行
先データレジスタ、６８はΔＬＵ、７０は書込可能化制
御信号バス、７１は論理回路、７６はソースデータレジ
スタ、７７は行先データレジスタ、７８はＡＬＵ、８０
は書込可能化制御信号ライン、８１は論理回路、９ｏ、
９１および９２はデータ目的物、９３はクリッピング目
的物である。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーホレーテッド 代　　理　　人　　弁理士　　深　　見　　久　　部　
、１：：Ｔノ、・１１′・）・　７．′。 （ばか２名）”＝−、／。

Claims (20)

【特許請求の範囲】
1. （１）中央処理装置（ＣＰＵ）、システムメモリ、ビッ
   トマップ、ダイレクトメモリアクセス（ＤＭＡ）回路お
   よびグラフィックマイクロプロセッサを有するビデオシ
   ステムにおいて、ビデオディスプレイ上に現われる複数
   個のデータ目的物の中から選択されたデータ目的物をピ
   ックするための方法であつて； 前記システムメモリ内に複数個のディスプレイリストを
   含むセグメントをストアする段階を含み、前記セグメン
   ト内の前記ディスプレイリストの各々は前記複数個のデ
   ータ目的物の１つに対応する複数個の命令を含み、前記
   命令の少なくとも１つが前記データ目的物の前記１つに
   対応する目的物の数とオペレーションコードとを有する
   特別のピック命令を含み； 前記セグメントの初めに前記セグメント内の第１の命令
   の開始アドレスと前記セグメント内の命令の数に対応す
   る数とをストアする段階と；前記システムメモリ内にイ
   ンデックスエントリのインデックステーブルをストアす
   る段階を含み、前記エントリの各々は前記目的物の数の
   １つとそれに関連したデータ目的物のための対応するデ
   ータリスト内の第１の命令のアドレスを含み；前記セグ
   メント内の命令を実行して前記ビットマップ内の前記複
   数個のデータ目的物をストアする段階と； 前記ビットマップ内の前記データ目的物の各々を前記ビ
   デオディスプレイ上に表示する段階と；前記ビデオディ
   スプレイ上のポインタを前記ビデオディスプレイ上の前
   記選択されたデータ目的物の位置と一致する位置まで動
   かす段階と；前記ビデオディスプレイ上の前記ポインタ
   の位置と対応するポインタ信号とピック要求信号とを、
   前記ポインタの位置が前記選択されたデータ目的物の位
   置と一致したときに発生する段階と；前記ピック要求信
   号に応答して前記セグメント内の第１の命令の前記開始
   アドレスと前記セグメント内の命令の数に対応する前記
   数とを前記システムメモリから前記ＤＭＡ回路に転送す
   る段階と；前記開始アドレスと前記セグメント内の前記
   命令の数とが前記ＤＭＡに転送された後、前記セグメン
   ト内の前記命令の各々を前記システムメモリから前記Ｄ
   ＭＡに転送する段階と； 前記セグメント内の前記命令の各々を前記ＤＭＡ回路か
   ら前記ＧμＰに転送して前記命令の各々を事実上再実行
   する段階と； 前記ＧμＰ内で事実上実行されている命令と関連した画
   素の各々の座標を前記ビデオディスプレイ上の前記ポイ
   ンタの前記位置と比較する段階と；データ目的物の画素
   の座標と前記ポインタの前記位置との間に整合が起こる
   ときにピック割込信号を発生する段階と； 前記ピック割込信号が発生された後、前記選択されたデ
   ータ目的物の前記ディスプレイリスト内の前記特別のピ
   ック命令が前記ＧμＰによって実行されたときにソフト
   ウェア割込信号を発生する段階と； 前記ソフトウェア割込信号を前記ＣＰＵに転送する段階
   と； 前記ＣＰＵによる前記ソフトウェア割込信号の受取に応
   答して前記ＧμＰからの前記特別のピック命令を前記Ｃ
   ＰＵに転送する段階と： 前記システムメモリ内の前記インデックステーブルから
   前記ＣＰＵへ前記特別のピック命令と関連したインデッ
   クスエントリを転送する段階と；前記ＣＰＵによる前記
   インデックスエントリの受取に応答して前記選択された
   データ目的物上に選択された動作を行なうための新しい
   ディスプレイリストを発生する段階と； 前記新しいディスプレイリストを前記ＤＭＡと前記Ｇμ
   Ｐとに転送して前記選択されたデータ目的物上に前記選
   択された動作を行なう段階とを含む、方法。
2. （２）前記特別のピック命令が前記ディスプレイリスト
   の各々の中の最後の命令である、特許請求の範囲第１項
   に記載の方法。
3. （３）前記ポインタと前記選択されたデータ目的物の各
   々が境界を含み、前記ピック割込信号を発生する段階は
   前記ポインタの境界の少なくとも１つの画素が前記ビデ
   オディスプレイ上の前記選択されたデータ目的物の少な
   くとも１つの画素と一致したときにピック割込信号を発
   生する段階を含む、特許請求の範囲第１項に記載の方法
   。
4. （４）前記ポインタおよび前記選択されたデータ目的物
   の各々が座標によって規定される境界を含み、前記比較
   段階は前記ポインタの境界の座標と前記選択されたデー
   タ目的物の境界の前記座標とを比較する段階を含み、前
   記ピック割込信号を発生する段階が前記ポインタ境界の
   前記座標と前記選択されたデータ目的物境界の前記座標
   とが予め定められた対応を有するときに前記ピック割込
   信号を発生する段階を含む、特許請求の範囲第１項に記
   載の方法。
5. （５）データブレーンおよびマッチブレーンを含むビッ
   トマップを有し、前記データブレーンおよび前記マッチ
   ブレーンは対応する画素を含み、さらにソースデータレ
   ジスタ、行先データレジスタ、１ビットレジスタおよび
   論理回路を有するビデオシステムにおいてビデオディス
   プレイ上に現われる選択されたデータ目的物をクリップ
   するための方法であって： 前記選択されたデータ目的物を前記データブレーンにス
   トアする段階を含み、前記選択されたデータ目的物は予
   め定められた論理２進値を有する画素を含み； 前記マッチブレーン内にクリッピング目的物をストアす
   る段階を含み、前記クリッピング目的物は予め定められ
   た論理２進値を有する画素を含み；前記データブレーン
   内で画素を走査する段階と；前記マッチブレーン内で画
   素を走査する段階と；前記マッチブレーン内の前記画素
   を前記１ビットレジスタの内容物に対して比較する段階
   と；前記データブレーンを可能化して前記マッチブレー
   ン内の画素と空間的に対応する前記データブレーン内の
   走査された画素の各々を前記データブレーン内にリスト
   アする段階とを含み、前記マッチブレーン内の前記画素
   は前記１ビットレジスタの内容物と予め定められた対応
   を有する、方法。
6. （６）前記マッチブレーン内の前記画素の各々が論理１
   または論理０のいずれかを含み、前記マッチブレーン内
   の前記画素が１ビットレジスタの内容物と等しいときに
   前記予め定められた対応が存在する、特許請求の範囲第
   ５項に記載の方法。
7. （７）前記マッチブレーン内の前記画素の各々が論理１
   または論理０のいずれかを含み、前記マッチブレーン内
   の前記画素が基準のビットレジスタの内容物の反対に等
   しいときに前記予め定められた対応が存在する、特許請
   求の範囲第５項に記載の方法。
8. （８）前記可能化の段階が、前記マッチブレーン内の走
   査された画素の各々を１ビットレジスタの内容物と比較
   して前記マッチブレーン内で走査された前記画素と前記
   １ビットレジスタの前記内容物との間に空間的な対応が
   存在するときに整合信号を発生する段階と； 書込可能化制御信号を与える段階と； 前記書込可能化制御信号を前記データブレーンに転送し
   て前記データブレーンを可能化し、前記整合信号が発生
   されたときに前記マッチブレーン内の前記走査された画
   素に空間的に対応する前記データブレーン内の走査され
   た画素を前記データブレーン内にリストアする段階とを
   含む、特許請求の範囲第５項に記載の方法。
9. （９）前記マッチブレーン内で走査された前記画素と前
   記１ビットレジスタの前記内容物との両方が同じ論理２
   進値を有するときに両者の間に前記予め定められた対応
   が存在する、特許請求の範囲第８項に記載の方法。
10. （１０）前記マッチブレーン内で走査された前記画素と
    前記１ビットレジスタの前記内容物が反対の論理２進値
    を含むときにそれらの間に前記予め定められた対応が存
    在する、特許請求の範囲第８項に記載の方法。
11. （１１）中央処理装置（ＣＰＵ）、システムメモリ、ビ
    ットマップ、ダイレクトメモリアクセス（ＤＭＡ）回路
    およびグラフィックマイクロプロセッサ（ＧμＰ）を有
    するビデオシステムにおいてビデオディスプレイ上に現
    われる複数個のデータ目的物の中から選択されたデータ
    目的物をピックするための装置であつて： 前記システムメモリ内に複数個のディスプレイリストを
    含むセグメントをストアする手段を含み、前記セグメン
    ト内の前記ディスプレイリストの各々は前記複数個のデ
    ータ目的物の１つに対応する複数個の命令を含み、前記
    命令の少なくとも１つがオペレーションコードおよび前
    記データ目的物の前記１つに対応する目的物数を有する
    特別のピック命令を含み； 前記セグメントの初めに前記セグメント内の第１の命令
    の開始アドレスと前記セグメント内の命令の数に対応す
    る数とをストアする手段と；インデックスエントリのイ
    ンデックステーブルを前記システムメモリ内にストアす
    る手段を含み、前記エントリの各々はそれに関連したデ
    ータ目的物のための対応するデータリスト内の第１の命
    令のアドレスと前記目的物数の１つを含み； 前記セグメント内の命令を実行して前記ビットマップ内
    に前記複数個のデータ目的物をストアするための手段と
    ； 前記データ目的物の各々を前記ビデオディスプレイ上の
    前記ビットマップ内に表示する手段と；前記ビデオディ
    スプレイ上のポインタを前記ビデオディスプレイ上の前
    記選択されたデータ目的物の位置と一致する位置まで動
    かすための手段と；前記ポインタの位置が前記選択され
    たデータ目的物の位置と一致したとき前記ビデオディス
    プレイ上の前記ポインタの位置に対応するポインタ信号
    とピック要求信号とを発生する手段と； 前記ピック要求信号に応答して前記セグメント内の第１
    の命令の前記開始アドレスと前記セグメント内の命令の
    数に対応する前記数とを前記システムメモリから前記Ｄ
    ＭＡ回路へ転送する手段と；前記セグメント内の前記開
    始アドレスと前記命令の数とが前記ＤＭＡに転送された
    後、前記セグメント内の前記命令の各々を前記システム
    メモリから前記ＤＭＡに転送する手段と； 前記セグメント内の前記命令の各々を前記ＤＭＡ回路か
    ら前記ＧμＰに転送して前記命令の各々を事実上再実行
    するための手段と； 前記ＧμＰ内で事実上実行されている命令に関連した各
    画素の座標を前記ビデオディスプレイ上の前記ポインタ
    の前記位置と比較するための手段と； データ目的物の画素の座標と前記ポインタの前記位置と
    の間に整合が起きたときにピック割込信号を発生するた
    めの手段と； 前記ピック割込信号が発生された後前記ＧμＰによつて
    前記選択されたデータ目的物の前記ディスプレイリスト
    内の前記特別のピック命令が実行されるときにソフトウ
    ェア割込信号を発生するための手段と； 前記ソフトウェア割込信号を前記ＣＰＵに転送するため
    の手段と； 前記ＣＰＵによる前記ソフトウェア割込信号の受取に応
    答して、前記特別のピック命令を前記ＧμＰから前記Ｃ
    ＰＵに転送する手段と； 前記システムメモリ内の前記インデックステーブルから
    前記ＣＰＵへ前記特別のピック命令と関連したインデッ
    クスエントリを転送するための手段と； 前記ＣＰＵによる前記インデックスエントリの受取に応
    答して前記選択されたデータ目的物上に選択された動作
    を行なうための新しいディスプレイリストを発生するた
    めの手段と； 前記選択されたデータ目的物上に前記選択された動作を
    行なうために前記新しいディスプレイリストを前記ＤＭ
    Ａおよび前記ＧμＰに転送するための手段とを含む、装
    置。
12. （１２）前記特別のピック命令は前記ディスプレイリス
    トの各々の最後の命令である、特許請求の範囲第１１項
    に記載の装置。
13. （１３）前記ポインタおよび前記選択されたデータ目的
    物の各々が境界を含み、前記ピック割込信号発生手段は
    、前記ポインタ境界の少なくとも１つの画素が前記ビデ
    オディスプレイ上の前記選択されたデータ目的物の少な
    くとも１つの画素と一致したときにピック割込信号を発
    生するための手段を含む、特許請求の範囲第１１項に記
    載の装置。
14. （１４）前記ポインタおよび前記選択されたデータ目的
    物の各々が座標によつて規定される境界を含み、前記比
    較手段は前記ポインタの境界の前記座標と前記選択され
    たデータ目的物の境界の前記座標とを比較する手段を含
    み、かつ前記ピック割込信号を発生する手段が前記ポイ
    ンタ境界の前記座標と前記選択されたデータ目的物境界
    の前記座標とが予め定められた対応を有するときに前記
    ピック割込信号を発生するための手段を含む、特許請求
    の範囲第１１項に記載の装置。
15. （１５）データブレーンおよびマッチブレーンを含むビ
    ットマップを有し、前記データブレーンおよび前記マッ
    チブレーンは対応する画素を含み、さらにソースデータ
    レジスタ、行先データレジスタ、１ビットレジスタおよ
    び論理回路を有するビデオシステムにおいてビデオディ
    プレイ上に現われる選択されたデータ目的物をクリップ
    するための装置であつて； 前記選択されたデータ目的物を前記データブレーン内に
    ストアする手段を含み、前記選択されたデータ目的物は
    予め定められた論理２進値を有する画素を含み； 前記マッチブレーン内にクリッピング目的物をストアす
    る手段を含み、前記クリッピング目的物は予め定められ
    た論理２進値を有する画素を含み；前記データブレーン
    内の画素を走査する手段と；前記マッチブレーン内の画
    素を走査する手段と；前記マッチブレーン内の前記画素
    を前記１ビットレジスタの内容物に対して比較する手段
    と；前記データブレーンを可能化して前記マッチブレー
    ン内の画素と空間的に対応する前記データブレーン内の
    走査された画素の各々を前記データブレーン内にリスト
    アするための手段とを含み、前記マッチブレーン内の前
    記画素は前記１ビットレジスタの内容物と予め定められ
    た対応を有する、装置。
16. （１６）前記マッチブレーン内の前記画素の各々が論理
    １または論理０のいずれかを含み、前記マッチブレーン
    内の前記画素が１ビットレジスタの内容物と等しいとき
    に前記予め定められた対応が存在する、特許請求の範囲
    第１５項に記載の装置。
17. （１７）前記マッチブレーン内の前記画素の各々が論理
    １または論理０のいずれかを含み、前記マッチブレーン
    内の前記画素が基準のビットレジスタの内容物の反対に
    等しいとき前記予め定められた対応が存在する、特許請
    求の範囲第１５項に記載の装置。
18. （１８）前記可能化手段が前記マッチブレーン内の走査
    された各画素を１ビットレジスタの内容物と比較して、
    前記マッチブレーン内の走査された各画素と前記１ビッ
    トレジスタの前記内容物との間に空間的な対応が存在す
    るときに整合信号を発生するための手段と； 書込可能化制御信号を与えるための手段と；前記書込可
    能化制御信号を前記データブレーンに与えて前記データ
    ブレーンを可能化し前記整合信号が発生されたときに前
    記マッチブレーン内で走査された前記画素と空間的に対
    応する前記データブレーン内の走査された画素を前記デ
    ータブレーン内にリストアするための手段を含む、特許
    請求の範囲１５項に記載の装置。
19. （１９）前記マッチブレーン内の前記走査された画素と
    前記１ビットレジスタの前記内容物の両方が同じ論理２
    進値を含むときに両者間に前記予め定められた対応が存
    在する、特許請求の範囲第１８項に記載の装置。
20. （２０）前記マッチブレーン内の前記走査された画素と
    前記１ビットレジスタの前記内容物との間に、それらが
    反対の論理２進値を含むときに前記予め定められた対応
    が存在する、特許請求の範囲第１８項に記載の装置。