JPS5897759A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はメモリアクセス方式に関する。

例えば、ベクトル演算専用の演算処理装置においては、
各ベクトル成分を並列に演算するために、仮想処理手段
による並列処理という方式が用いられる。これは下記の
ようなものである。

一般に、一つの演算命令を実行する場合には、命令の取
シ出し、チクセスすべきオペランドに対するメモリアド
レスの計算、そのメモリアドレスに含まれるオペランド
のメモリからの読み出し、読み出されにオペランドを用
いての命令で指定された演算の実行、演算結果のメ舌す
への格納等、種々のステップの処理が必要である。個々
の演算命令に対して、これらの処理を逐次行ない、一つ
の演算命令のすべてのステップが終了した後、次の演算
命令を最初のステップから行なうよシモ、このような各
ステップの処理に対し独立なハードウニアユニラトラ態
別に設け、各ハードウェアユニットには１ステツプづつ
位相（ステップ）のずれた異なる演算命令を並列につぎ
つぎに実行させるという、いわゆるパイプライン方式を
とれは、すべてのハードウニアユニラトラ常に稼動状態
に保てるので、処理能力を大いに増加することができる
。

この場合に、例えば一つの演算命令の処理を８ステツプ
に分割し、各ステップに対応する８個のハードウェアユ
ニットが並列に動作するようにすると、このマシンは１
ステツプづつ位相のずれた８個の演算命令を並列に処理
できることになる。

これは見方を変えると８個の態別の処理系が存在すると
考えることもできる。この見掛は上の各処理系をそれぞ
れ仮想処理手段（ＶＰＭ）と呼ぶ。

一方、この仮想も理手段の各各は全く独立なわけではな
い（実際に同じハードウェアユニラミ共有している）。

そこでこれら１組の仮想処理手段をまとめたもの（上述
の例では８個の仮想処理手段をまとめたもの）′に一つ
の単位と考えてこれを処理手段（ＰＭ）と呼ぶ。

例えば、前述のベクトル演算算用の演算処理装置におい
ては、複数の独立な処理手段が設けられておシ、これら
は、複数のベクトルに対する演算を並列に担当する。そ
して、この各処理手段に属する仮想処理手段は、自分の
属する処理手段が担当するベクトル演算の各ベクトル成
分に対する演算を分担実行し、これによ）全体のベクト
ル演算処理が行なわれる。

さて、このような演算処理装置においては、各仮想処理
手段（以後ＶＰＭ）がオペランドを読み出すためのメモ
リアクセスを行なう場合には下記のような動作になる。

同じ処理手段（以後ＰＭ）に続するＶＰＭは、このＰＭ
に属する一つのキャッシュメモリを有していて、必要と
するオペランドを読み出すために、まず、このキャッシ
ュメモリにアクセスする。もし必要とするオペランドが
このキャッシュ中に存在する場合には直ちにこれを読み
出して使用する。

もしキャッシュミスヒツトを起した場合（キャッシュ中
にこのオペランドが存在しなかった場合）には主記憶装
置にアクセスすることになる。

一方、主記憶装置は前記複数のＰＭに共有されており、
これら各ＰＭは（このＰＭに属するｖＰＭのメモリアク
セスに対して）キャッシュミスヒツトが起きた場合には
、他のＰＭとは独立に主記憶装置にアクセス要求を出す
。従って、確率的に主記憶装置にこれらのアクセス要求
が集中して処理の効率を低下させる恐れがあるが、これ
をできるだけ少なくするために一般に次のような構成が
とられている。

まず、主記憶装置を複数のモジー−ルに分割する。そし
て前記複数のＰＭと主記憶装置との間にメモリスイッチ
を設け、もし、各ＰＭからの主記憶装置に対するアクセ
ス要求が異なるモジー−ルに含まれるメモリアドレスに
対してなされた場合には、このメモリスイッチを切シ替
えて、各ＰＭを各各のＰＭが要求するメモリモジュール
にそれぞれ接続することによシ、複数のＰＭが主記憶装
置に対して並列同時アクセスができるようにする。

しかし、主記憶装置をこのように構成しても、あるＰＭ
が内部でキャッシュミスヒラトラ起し主記憶装置の必要
なメモリアドレスにアクセスしようとすると、そのメモ
リアドレスを含むモジー−ルはすでに他のＰＭにアクセ
スされていて（前記載モリスイッチによシ他のＰＭに接
続されていて）そのアクセスが終了する。まで（主記憶
装置がビジー中の間は）このＰＭにはアクセスすること
ができないという事態が確率的に発生する。

これに対処するために、各ＰＭごとにスタックレジスタ
を設け、主記憶装置のビジー状態が発生すると、このア
クセス要求を一時このスタックレジスタに収容する。そ
してそれ以後発生するこのＰＭのアクセス要求はつきつ
ぎにこのスタックレジスタに登録して待行列を構成させ
る。こうして、一度発生したアクセス要求を保留してそ
の消失するのを防ぎ、要求先のメモリアドレスのビジー
状態が解消した時点で、直ちに待行列の先頭の要求から
逐次メモリアクセスを実行してゆくという方式がとられ
ている。

こうして、主記憶装置にアクセス要求が確率的に集中す
ることによる効率低下を防いでいるが、この従来方式に
は次のような欠点がある。

すなわち、今あるＰＭのアクセス要求（つまシ実際には
このＰＭに属するあるＶＰＭからのメモリ要求がキャッ
シュミスヒツトしたためにおこるアクセス要求）がビジ
ー状態のために待行列から解放されないとすると、同じ
ＰＭのそれ以後におこるアクセス要求（これも実際には
このＰＭに属するＶＰＭからのメモリ要求がキャッシュ
ミスヒツトしたためにおこるアクセス要求）はこのビジ
ー状態によって待たされているアクセス要求の後に加え
られて待行列を作るために、たとえ２番目以後のアクセ
ス要求が、現在ビジー状態でないメモリアドレスを要求
していても、それとは全く無関係に、先頭のアクセス要
求に対するビジー状態が解消しないかぎシ、待行列の処
理は進行しな八ところが、上述のベクトル演算において
は、演算の特異性から各ＰＭの扱うデータの主記憶装置
中におけるロカリティ（局在性）＃ｉかな）高い確率を
もっている。そのためにあるメモリモジュールが一つの
ＰＭに接続されると、そのモジュールはこのＰＭに独占
される状態が長く続く確率が高い。

すなわち、従来方式においては、あるＰＭのアクセス要
求が一部ビジー状態に出会うと、それ以後のアクセス要
求がたとえ現在ビジー状態にないモジュールに対するも
のであっても、その先頭のアクセス要求に対するビジー
状態のために長い間待たされる確率が高いという欠点を
有している。

本発明の目的は従来のか＼る欠点を除去したメモリアク
セス方式を提供するにある。

本発明の方式は、一つの主記憶装置に複数の処理手段が
メモリスイッチを介して接続されておシ前記各処理手段
はそれぞれに属するキャッシュメモリを有しまたそれぞ
れに属する複数の仮想処理手段が前記それぞれに属する
キャッシュメモＶｔ共用してパイプラインを構成するシ
ステムであって、前記仮想処理手段からのメモリアクセ
スが待たされている場合にこのメモリアクセスに用いら
れる要求メモリアドレスを待行列として登録しておくた
めのアドレススタック手段と、前記アドレススタック手
段に登録された前記待行列の先頭のスタックアドレスを
指示する第１のポインタ手段と、前記アドレススタック
手段に登録された前記待行列の最後尾の次のスタックア
ドレスを指示するＩＦ；２のポインタ手段と、前記第１
のポインタ手段の値と前記第２のポインタ手段の値とを
比較し両者の値の一致を検出４る一致検出手段と、前記
アドレススタック手段から取りはずされた前記要求メモ
リアドレスを一時格納しておくバッファ手段と、前記−
数構出手段の情報にもとすき前記アドレススタック手段
中の待行列が空でないことを識別し前記第１のポインタ
の指示するスタックアドレスから前記待行列の先頭の前
記要求メモリアドレスを取シはずして前記バッファ手段
に一時格納しこの要求メモリアドレスが前記主記憶装置
に受けつけられなかった場合にとの襲来メモリアドレス
を前記第２のポインタが指示するスタックアドレスに再
び登録するように制御する制御手段とを有する。

次に図面を参照して本発明の詳細な説明する。

第１図は本発明のメモリアクセス方式の一実施例の全体
を説明するためのブロック図および第２図はこの実施例
の一部の詳細を示すブロック図である。

本実施例は、第１図に示すように、主記憶装置（ＭＭ）
１．メモリスイッチ２、複数の処理手段（ＰＭ）３　０
，３　１．・＝３−ｑ−３−ｎ　を有し・任意の処理手
段３−ｑはキャッシュメモリ３０・スタックレジスタ（
８ＴＣ）３１および複数の仮想処理手Ｒ（Ｖ　ＰＭ　）
　３２−０　、３２−１　・３２−に・・・３２−ｍ″
ｔ−含んでいる。さらに第２図に示すように、任意の処
理手段（ＰＭ）３−ｑは、トップスタックポインタ（Ｔ
８Ｆ）３３．１加算回路３４、ボットムスタックポイン
タ（ＢＳＰ）３５．１加算回路３６、−散積出回路３７
、切替回路３８、要求アドレスバッファ（ＲＱＢ）３９
、切替回路４０、制御用論理回路４１、アンドゲート４
２および禁止ゲート４３を含んでいる。

さて、本実施例はベクトル演算専用の演算処理装置であ
シ、ｎ＋１個の処理手段（以後ＰＭ）３−θ〜３−ｎが
ホストの指示により各各ベクトル演算を並列に遂行する
。これらのＰＭ３−０〜３−ｎは、メモリスイッチ２を
介して主記憶装置１を共通に使用している。主記憶装置
１は、各ＰＭからの並列アクセスを可能にするために複
数のメモリモジュールから構成され、各メモリモジュー
ルはメモリスイッチ２を介して、各ＰＭからのアクセス
要求に応じて任意のＰＭに切替接続可能な構成となって
いる。これによシ１、各ＰＭは、あるメモリモジュール
が現在、他のＰＭからアクセスされている状態でなけれ
ば（ビジー状態でなければ）、他のメモリモジュールや
他のＰＭのアクセス状況とは無関係に、自由にこのメモ
リモジエール中の任意のアドレスにアクセス可能な構成
となっている。このような構成をとることによって各Ｐ
Ｍ３−Ｑ〜３−　ｎから主記憶装置１への可能なかぎシ
多重度の高い並列アクセスを許すようにしている。

さて、任意の１つのＰＭ（これ、、ｐＭ３−（ｌとする
）はｍ＋１個の仮想処理手段（以後ＶＰＭ）３２−０．
３２−１・・・３２−ｍがら構成されておシ、これらの
各ＶＰＭ３２−０〜３２−ｍは、ホストからこのＰＭ３
−ｑに与えられたベクトルの各各のベクトル成分の演算
をそれぞれ担尚する。°今ＶＰＭの数（ｍ＋１）１に８
個と仮定する。これら８個のＶＰＭは第３図に示すよう
に、１マシンサイクル（Ｔ）づつずれた８列のパイプラ
インを形成し与えられた演算命令を並列に処理する。各
演算命令の処理は８Ｔの周期をもつが（８Ｔで一命令が
終了するが）、各ＶＰＭはこの周期中のきまったマシン
サイクル（第３図の例では最初をＯ番目として第２番目
のマシンサイクル）でオペランドを読み出すためのメモ
リアクセスを行なう。このメモリアクセスは次のように
行なわれる。

今、ＰＭ３−ｑ　Ｋ属するＶＰＭ３２−ｋ　がメモリア
クセスを行なう場合について述べる。ＶＰＭ３２−には
、指定されたマシンサイクルになると、自身が属するＰ
Ｍ３−、ｑに設けられているキャッシュメモリ３０にア
クセスする。この結果、必要トスるオペランドのアドレ
スがこのキャッシュメモリ３０中に存在する場合には、
直ちにこれを読み出して使用する。もし、キャツシェミ
スヒットを起した場合には主記憶装置１にアクセスする
ことになる。

主記憶装置１に対するメモリアクセスは、各ＶＰＭが勝
手に行なうのではなくて、同じＰＭに属する各ＶＰＭの
アクセスがＰＭ単位で統合され、以下に述べるような制
御の下に実行される。

さて、各ＰＭには、主記憶装置１に対するメモリアクセ
ス要求が主記憶装置１のビジー状態のため実行できずそ
のまま消失してしまうのを防ぐために、このようなアク
セス要求を待行列として収容するためのスタックレジス
タ３１を備えている。

こうして、主記憶装置１に対するメモリアクセス要求は
、このスタックレジスタ３１の中に確率的に待行列を構
成することになる。従って、あるＶＰＭ３２−ｋがキャ
ツシェミスヒットを起した場合に、もしスタックレジス
タ３１の中にすでに待っているアクセス要求がある場合
には、この新しいアクキス要求はその待行列の最後に加
えられる。

またもし、スタックレジスタ３１の中に待っているアク
セス要求がない場合でも、その要求メモリアドレスに対
して主記憶装置１が現在ビジー状態の場合（つまｂｉ求
メモリアドレスを含むメモリモジュールが他のＰＭから
アクセスされている場合）には、このアクセス要求はス
タックレジスタ３１の中に一時収容される。そして主記
憶装置１からの７クセプトまたはビジーのリスポンスに
応じて順次処理されていくが、本実施例においてはこの
処理は第２図に示す回路を用いて以下に述べるように行
なわれる。

さて、本実施例で待行列を登録するために用いられるス
タックレジスタ３１に対するアクセス要求の登録および
取はずしは独特の構成を用いて行なわれるのでまずこれ
から説明する。

スタックレジスタ（８ＴＣ）３１に、あるアクセス要求
（これは具体的にはオペランドのメモリアドレスの値）
を登録するには、そのデータ（メモリアドレスのｆＬ）
’にスタックレジスタ３１の入力データライン３１００
に確定し、かつ有効ビット入力ライン３１１０　’ｅ論
理レしルｖ１”とする。

さらに、ボットムスタックポインタ（ＢＳＦ）３５のイ
ネーブル端子Ｅおよび切替回路３８の制御入力に制御ラ
イン３５００（Ｂ線）を介して論理レベル　＠１”を供
給し、またスタックレジスタ３１の書込み制御端子ＷＥ
に書込指定制御ライン３１２０（Ｃ線）を介して論理レ
ベル″１１”を供給する。切替回路３８は、ライン３５
００（Ｂ線）を介して供給される論理レベル″″１”信
号によシ、ボットムスタックポインタ（ＢＳＦ）３５の
出力を選択し、これをアドレス指定入力２イン３１３０
を介してレジスタ３１に対するアドレス指定信号としと
供給する。以上の制御により、次に現われるクロック（
ＣＬＫ）に同期して、レジスタ３１中の、ポインタ３５
の内容によシ指示されるスタックアドレスに１．ライン
３１００上のデータと２イン３１１０上の有効ビット″
″１＃とが書き込まれる。

同時に同じクロックによシ、ボットムスタックポインタ
３５の内容は１加算回路３６によシ１だけ増加され、レ
ジスタ３１の次のスタックアドレスを指示するように更
新される。以上１要約すると〜制御ライン３５００（Ｂ
線）と制御ライン３１２０（Ｃ線）とを論理レベル＠１
”とすることにより、クロック（ＣＬＫ）に同期して（
次のクロック時点で）、ポインタ３５の内容が指示する
スタックアドレスに入力データ３１００と有効ビット３
１１０とが書き込まれ、ポイ”ンタ３５の内容は次のス
タックアドレスを指示するように更新されることになる
。なお、ポインタ３５が次次に１を加算されて予め定め
られている最大数（最大スタックアドレス）に達し、更
にｌが加算されるとθ番地（最小スタックアドレス）に
戻シ、かくして、スタックレジスタ３１とボットムスタ
ックポインタ３５とによシサイクリックでエンドレスの
スタックが構成され、このスタックにアクセス要求がつ
ぎつぎに登録されるようになっている。

さて、つぎにこのようにしてスタックレジスタ３１に登
録されるアクセス要求（メモリアドレスデータ）の取シ
はすしは次のように行なわれる。

トップスタックポインタ（Ｔ８Ｐ）３３および要求アド
レスバッファ（ＲＱＢ）３９のイネーブル入力（Ｅ）に
制御２イン３３００（Ａ線）を介して論理レベル″１１
”を加え、かつ前記制御ライン３５００（Ｂ線）を論理
レベル＠０”とする。また、有効ビット入力ライン３１
１０ｋ１ｍ理レベル＠０”とし、さらに書込指定制御ラ
イン３１２０（Ｃ線）ｔｍ理レベル１１”とする。これ
によシ、切替回路３８は・制御ライン３５００　（Ｂ線
）の論理レベルが１０”となるため、今回はトップスタ
ックポインタ３３側の出力を選択し、これをレジスタ３
１のアドレス指定信号３１３０として供給する。レジス
タ３１のこのボイ／り３３によりて指示されるスタック
アドレスの内容は、データ出力ライン３１４０から格納
されているデータ（ｌ！求メモリアドレス）が、また有
効ビット出力ライン３１５０から同じアドレスの有効ビ
ットが出力されている。

このような状態において、次のクロック（ＣＬＫ）が現
われ石と、このクロック（ＣＬＫ）に同期して要求アド
レスバッファ３９にはこのライン３１４０のデータが書
込まれ、また、レジスタ３１のこのスタックアドレスの
有効ビットには＠０”が書き込まれる。（つまυ＠Ｏ”
にリセットされる）。ついで、同じクロックに同期して
トップスタックポインタ３３の内容は１加算回路３４に
よ＃）１だけ増加されて次のスタックアドレスを指示す
るように更新される。なお、有効ビットがリセットされ
るとき（有効ビットにｍＯ”が書きこまれるとき）に、
同時にライン３１００上のその時点におけるデータが、
このスタックアドレスに書き込まれるが、有効ビットが
ｌＯ＃であるためにこのスタックアドレスにはデータが
格納されていないものとみなされる。以上を要約すると
、アクセス要求数はずしにおいては、制御ライン３３０
０（Ａ線）と制御ライン３１２０（Ｃ線）とを論理レベ
ル１１”とし、かつ有効ビット入力ライン３１１０を論
理レベル＠０”とすることによシ、クロックに同期して
（次のクロック時点で）、ポインタ３３の内容が指示す
るスタックアドレスのデータがバッファ３９に読み出し
格納され、かつこのスタックアドレスの有効ビットが′
ｗＯ＃にリセットされそのスタックアドレスが空き状態
であるように表示が変更され、さらにボイ／り３３め内
容が１だけ増してこのポインタ３３が次のスタックアド
レスを指示するよう更新される。なお、このポインタ３
３も、ポインタ３５と同様に、次次に１ｔ−加算され予
め定められたいる最大数（最大スタックアドレス）に達
し、更にもう一つ１を加算されるとθ番地（最小スタッ
クアドレス）に戻る。かくして、スタックレジスタ３１
と前記ボットムスタックポインタ３５とによ多構成され
る前述のサイクリックでエンドレスのスタックに登録さ
れたデータを、登録順に従って次次に取少はずしてバッ
ファ３９に読み出し格納できることになる。

このように、ボットムスタックポインタ３５とトップス
タックポインタ３３とスタックアドレスレジスタ３１と
がサイクリックでエンドレスのスタックヲ構成し、ボッ
トムスタックポインタ３５が新らしく格納したスタック
アドレスの次のアドレス（次に格納すべ、き新らしいス
タックアドレスすなわち待行列の最後尾の次のスタック
アドレス）を指示し、トップスタックポインタ３３が取
少はずしたスタックアドレスの次のアドレス（次に取少
はずすべきスタックアドレスすなわち待行列の先頭アド
レス）を指示するようになっているので、ボットムスタ
ックポインタ３５の内容とトップスタックポインタ３３
の内容とはスタック内のデータ登録数に応じて互に追か
けっこをすることになる。もし、トップスタックポイン
タ３３の内容が、ボットムスタックポインタ３５の内容
に追いついて一致すれば、最も新らしくポインタ３５に
よりて登録されたデータがポインタ３３によってすでに
取少はすされたことになシ現在スタックは空（ＥＭＰＴ
Ｙ）状態であることを意味する。また逆に、ボットムス
タックポインタ３５の内容がトップスタックポインタ３
３の内容に追いついて一致すれば、ポインタ３５の指示
によってこれから格納すべきスタックアドレスには、ポ
インタ３３によって指示される待行列の先頭アドレスの
データがまだ数少はずされずに残っていることを意味し
、現在スタックは一杯でこれ以上格納することができな
い状態（ＦＵＬＬ）であることを意味する。

このように、スタックが空でこれ以上取出すべきデータ
がない状態か、スタックが一杯でこれ以上格納すべき余
地がない状態か、あるいはまた両者の中間状態かｔ−識
別し、この情報をメモリアクセスの制御に利用するため
に本実施例にｉいては次のような手段が用いられる。

トップスタックポインタ３３の内容と、ボットムスタッ
クポインタ３５の内容とは一致検出回路３７に導かれ一
致しているか否かが検出される。

−散積出回路３７の出力はアンドゲート４２および禁止
ゲート４３を用いてスタックレジスタ３１の有効ビット
出力３１５０と結合される。この結果ボットムスタック
ポインタ３５の内容がトップスタックポインタ３３の内
容に追いついて一致しスタックが一杯の状態になると、
一致した両ポインタによって指示されるスタックアドレ
スにあるデータの有効ビットは＠１＃を示しているので
、アンドゲート４２の出力４ｚｏＯＦｉ″１１”論理レ
ベルとなシ、逆に禁止ゲート４３の出力４３００Ｆｉ＠
Ｏ”論理レベルとなる。

またもし、トップスタックポインタ３３の内容がボトム
スタックポインタ３５の内容に追いついて一致しスタッ
クが空の状態になると、一致した両ポインタによって指
示されるスタックアドレスにあるデータの有効ビットは
一〇”になっている（すでに読み出された状態になって
いる）ので出力ライン３１５０は１０″を出力し、従っ
てアンドゲート４２側の出力４２００は＠０＃となシ禁
止ゲート４３側の出力４３００は＠１”となる。

また、スタックが空でもなく一杯でもない中間の状態に
あるときには、−敷積出回路３７の出力が＠０＃となる
のでゲート出力４２００および４３００がともに１０”
となる。従って、ゲート４２の出態）を指示し、またゲ
ート４３の出力４３００が嘘１”の場合にはスタック３
１が空でこれ以上データを読み出すことができない状態
（ＥＭＰＴＹ状態）を指示する。

さて、本実施例においては、以上に述べた制御手段およ
び識別手段を制御論理回路４１が以下に述べるようにし
て利用し、このＰＭ３−ｑから主記憶装置（ＭＭ）１に
対してなされるメモリアクセスの実行を制御している。

制御論理回路４１は、２個の７リツプフロツプ４１０（
以後ＦＦ４１０）および４１１　（以後ＦＦ４１１　　
＞を含んでいる。以下に説明するように、ＦＦ４１０　
　はスタックレジスタ３１から数多はずされた要求がア
クセス要求を行なう場合にセットされるクリップ７０ツ
ブであシ、またＦＦ４１１はスタックレジスタ３１が空
の場合に、このＰＭ３−ｑに属するあるＶＰＭがキャッ
シェミスヒットを起して主記憶装置１に対するアクセス
要求を出す場合にセットされる７リツプ７０ツブである
・これらは共に、主記憶装置１に対して、アクセス要求
があることを指示するための７リツプ７０ツブである・
さて、この２個のＦＦ４１０とＦＦ４１１と拡現在の初
期状態においてはともにリセットされていると仮定する
。（これは、前回のアクセス要求の処理が一段落した結
果、これらの７リツプフロツプがリセットされ、これか
ら新らしく次の処理に入ると考えてもよい）。このＦＦ
４１０とＦＦ４１１との出力は論理和回路４１２で合成
され主記憶装置（ＭＭ）１に対するアクセス要求信号４
１２０として使用されると共に、内部で帰還され３個の
条件選択論理ゲート４１３，４１４および４１５の禁止
入力に供給され、主記憶装置１に対するアクセス要求が
出されている間は次の要求の発生が抑止されるように用
いられる。

さて、制御論理回路４１は、３個の前記条件選択論理ゲ
ー）４１３，４１４および４１５を有し、これらはそれ
ぞれ下記のような条件入力の組合せを解読して主記憶装
置１に対するアクセス要求を起動する。これらの論理ゲ
ートに供給される条件入力は、スタック３１のフル状態
（ＦＵＬＬ）を指示する前記ライン４２００と、スタッ
ク３１の空状態（ＥＭＰＴＹ）を指示する前記ライン４
３００と、このＰＭ　３−ｑに属するＶＰＭからのアク
セス要求があることを指示するＶＰＭアクセス要求指示
ライン（ＶＰＭＲＱ）４４００と、キャッシュミスヒラ
トラ指示するキャッシュミスヒツト指示ライン（Ｍ８Ｈ
Ｔ）４５００と１さらに、上に述べた帰還されたアクセ
ス要求信号４１２０とからなっているＯさて、第２図か
ら明らかなように、選択論理ゲ−１４１３は、現在ＶＰ
Ｍからのアクセス要求がなく（ライン４４００／が＠Ｉ
Ｏ”）、かつスタックレジスタ３１の内容が空でない（
ライン４３００が１０”）状態において、前回のアクセ
ス要求が終了すると（つｔ、６、ライン４１２０のレベ
ルが＠０”におちると）、出力側の２イン３３００　（
前記Ａ線）に１１”出力を発生する。この出力は、トッ
プスタックポインタ（ＴＳＰ）３３および要求アドレス
バッファ（ＲＱＢ）３９のイネーブル端子（Ｅ）に供給
され、次のクロック時点においてポインタ３３の内容（
ｊ）で指定される待行列の先頭に位置するアクセス要求
Ｄ（Ｊ）を１個だけスタックレジスタ（８ＴＣ）３１か
ら数多はすし、要求アドレスバッファ（ＲＱＢ）３９に
格納する。このときライン３３００（Ａ線）の＠１”信
号は論理和回路４１６を介してライン３１２０（Ｃ線）
に１１”信号を供給し、こレバスタックレジスタ（８Ｔ
Ｃ）３１の書込制御端子ＷＥに供給され、書込みをイネ
ーブルする。

またこのとき、ライン３３００　（Ａ線）の＠１”論理
レベルは、インバータ４１７によりて極性反転され＠Ｏ
”論理レベルの信号としてレジスタ３１の有効ビット入
力ライン３１１０に供給されるので、数多はずされた要
求が格納されていたスタックアドレス（ｊ）の有効ピッ
）Ｖ（ｊ）の位置には＠０”が書き込まれ、これによシ
スタックからの先頭要求の増多はずしが完成する。

さて一方、ライン３３００（Ａ線）のｗ１＃論理レベル
は前記ＦＦ４１０に供給され、次のクロック時点でこれ
をセットする。この結果ライン４１２゜を＠１”論理レ
ベルにして主記憶装置（ＭＭ）１に対してアクセス要求
を発するとともに、この″１”論理レベル信号は選択論
理ゲート４１３に供給され、これの出力を禁止し、ライ
ン３３００（ＡＭ）を再び＠０”論理レベルにリセット
する。

かくして、スタックレジスタ３１がらの要求の取はすし
を１回につき１個分だけに制限する。

さて、ＦＦ４１０がセットされると、この智１ｍ論理レ
ベルは、切替回路４ｏの制御信号４１００として供給さ
れ、これによル回路４ｏはバッファ３９の出力を選択し
、これをデータライン３１００に接続する。データライ
ン３１００は一方ではスタックレジスタ３１のデータ入
力（ＤＩＲ）に供給され、もう一方ではアクセスすべき
メモリアドレスを指示する情報として前記アクセス要求
信号４１２゜と共に主記憶装置（ＭＭ）１に供給される
。

供給されたアクセス要求が、現在他のＰＭがアクセス中
のメモリモジエールに対するものか否かをチェックし、
もしこの要求されたメモリアドレスを含むモジー−ルが
、現在アクセス中でなければ（ビジー状態でなけれ！−
ｊ）、要求されたメモリアドレスを含むブロックデータ
をこのＰＭ３−９４Ｃ属するキャッシュメモリ３ｏに対
して転送すると共に、このアクセス要求に対する応答と
してアクセプト信号ライン５０００に７クセプトパルス
（ＭＭＡＣＰＴ）を返送する。これは、論理和回路４１
８を介してＦＦ４１０に供給されＦＦ４１０をリセット
して、このアクセス要求を完了させる。

またもし、この要求されたメモリアドレスを含むモジュ
ールが現在アクセス中であれば（ビジー状態の場合には
）、主記憶装置（ＭＭ）ｌ儒はビジー信号ライン６００
０にビジーパルス（ＭＭＢＳＹ）を返送する。これは論
理積回路４１９および前記論理和回路４１８を介して同
様にＦＦ４１０をリセットし、このアクセス要求を終了
させる。但しこの場合には、論理積回路４１９からの前
記とジ−パルスは論理和回路４２（ｌ介して前記制御ラ
イン３５００（Ｂ線）に＠１１”論理レベルパルスヲ発
生し、さらにこれは論理和回路４１６を介して前記制御
ライン３１２０（Ｃａ）に＠１”論理レベルパルスを供
給する・ 最初に説明したように、ライン３５００（Ｂ線）と２イ
ン３１２０　（Ｃ３ＩＭ”）におけるｗｌ”論理レベル
信号は、入力データライン３１００にあるデータと有効
ビット入力ライン３１１０にあるデータ（現在は＠１”
論理レベルとガっている）とを、ボトムスタックポイン
タ３５の内容（１）が指示するレジスタ３１のスタック
アドレスに登録する。かくして、待行列の先頭からとり
はずされたこのアクセス要求は、主記憶装置１からのビ
ジ一応答によって再び待行列に加えられるが、今度はボ
トムスタックポインタ３５の指示に従って待行列の最後
に新らしく登録されたことになる。

第４図は以上のプロセスを示すタイムチャートである。

すなわち条件選択論理ゲート４１３が２イｙ　４４００
　（ＶＰＵＲＱ）、ライン４１２０（ＭＭ７クセス中を
示す）およびライン４３００（ＥＭＰＴＹ）のすべてが
＠０”論理レベルになっ九ことを解読すると、Ａ線（ラ
インａａｏｏ）を＠　１　＃とする・これは直ちにＣ線
（ライン３１２０）ｋｌとするｅＡ線が＠１”になると
次のクロック時点でＦＦ４１０がセットされ、ＲＱＢ　
　（要求アドレスバッファ３９）にＴＡＦ（）ツブスタ
ックポインタ３３）が指示するスタックアドレス（ｊ）
のデータＤ（ｊ）が格納され、Ｔ８Ｆの内容ｊは１だけ
増加されてｊ＋１になシ次のスタックアドレス（新らし
く待行列の先頭になったスタックアドレス）を指示すよ
うに更新される。また、Ｃ線が曽１”になったために、
この同じクロック時点で、Ｔ８Ｆが指示するスタックア
ドレス（ｊ）の有効ビットＶＯ）は＠１”から４′″０
”に書き替えられる。以上で、Ｔ８Ｐが最初に指示して
いたスタックアドレスＵ）のアクセス要求の増多はずし
が完了し、主記憶装置（ＭＭ）１に対するアクセス要求
が開始される。主記憶装置（ＭＭ）１が２イン６０００
にビジーパルス（ＭＭＢＳＹ）を返すと、　　　　　°
　　　　　　　Ｂ線および０１ｍに＠１”論理レベルパ
ルスを発生しクロック（ＣＬＫ　）に同期してＦＦ４１
０がリセットされる。ＦＦ４１０のリセットはライン４
１２０を＠Ｏｊ′として、このアクセス要求の終了を表
示する。Ｂ線の１１”論理パルスは次のクロック時点に
おいてＲＱＢ中ｏデータＤ（ｊ）（ｆれはＦＦ４１０ｄ
Ｅまだ＠１″であるから回路４０はバッファ３９″ｔ−
選択しているためＤ（ｊ）は現在人カライン３１００上
にある）をＢＳＦが指示するスタックアドレス（ｌ：こ
れは待行列の最後尾の次のスタックアドレスを指示して
いる）に登録する（図示せず入それとともにＢＳＦの値
を１だけ増してｌ＋１とし、新らしズ登録された最後尾
のアクセス要求の次のスタッグアドレスをＢＳＰが指示
するように更新する。

またＣ線の１１”論理パルス−は同じクロック時点でス
タックアドレスｌの有効ピッ）Ｖ（Ｊ）に＠ｌ鰺を書き
込みこれによってデータＤ（ｊ）のスタックアドレス！
（待行列の最後尾）への再登録が完成するＯ こうして、本実施例によると、待行列の先頭にある要求
が数多はずされて主記憶装置ＩＫ対するアクセス要求を
行ない、もし、このアクセス要求に対する主記憶装置１
のメモリモジ瓢−ルがビジー状態でなければこの要求は
そのまま実行される・またもし、ビジー状態の場合には
ビジー状態の解消を待つことなくこのアクセス要求は直
ちに待行列の最後尾に再び収容され、待行列の次の要求
に順番をまわす。

かくして、本実施例によると、最初に述べた従来の欠点
、すなわち、待行列の先頭にあるアクセス要求がビジー
状態に会うとそのビジー状態が解消するまで待行列の、
処理が進行しないという欠点を除去することができる。

さて次に、スタックレジスタ３１中にアクセス要求が全
くない状態、（すなわち前述したようにライン４３００
が＠１”の状態）で、このＰＭ−３ｑに属するあるＶＰ
Ｍがアクセス要求を出しくライン４４００ｔ　＠１”と
し）、かつそれがキャッシュミスヒツトを起した（２イ
ン４５００ｔＰ”１”とした）と仮定する。前回のアク
セス要求が終了して前述のようにアクセス要求ライン４
１２ｏが１０”にリセットされると、第２図から明らか
なように、条件選択論理ゲート４１４がこの組合せ条件
を解読しその出力側のライン４１４０に＠ｌ’論理レベ
ルを発生する。これに応答してＦＦ４１１が次のクロッ
ク時点でセットされる・これは論理和回路４１２を介し
てアクセス要求信号ライン４１２０に＠１”として主記
憶装置にアクセス要求を発する。

一方、切替回路４ｏの制御ライン４１００が論理レベル
＠Ｏ”であるため、回路４ｏはＶＰＭ側から要求アドレ
スが送られる要求アドレスバス４０００側を選択し、こ
れをライン３１００に接続しアクセスを要求するメモリ
アドレスとして主記憶装置（ＭＭ）ｉ側に送出するとと
もに、スタックレジスタ３１の入力データライン３１０
０上の信号とする。

主記憶装置（ＭＭ）１＠では、前に述べたように、要求
されたメモリアドレスを含むメモリモジエールが現在ビ
ジーでなければ指定されたメモリアドレスを含むブロッ
クデータをこのＰＭ３−Ｑに属するキャッジ瓢メモリ３
ｏに転送し、かつアクセプト信号ライン５０００にアク
セプトパルス（ＭＭＡＣＰＴ）　ｔ−返す。これは論理
和回路４２１を介してＦＦ４１１をリセットしこのメモ
リアクセスを完了させる。

またもし、このメモリモジー−ルが現在ビジー状態であ
ればビジー信号ライン６０００にビジーパルス（ＭＭＢ
８Ｙ）ｔ−返す。これは論理積回路４２２、論理和回路
４２０を介して制御ライン３５００　（Ｂ線）Ｋ論理＠
ｌ”レベルのパルスを発生するとｌともに論理和回路４
１６を介して制御ライン３１２゜（Ｃ線）にも論理′″
１”レベルのパルスを発生スる。この結果、この入力デ
ータライン３１００上の要求アドレスは、有効ビット入
力ライン３１１ｏ上の論理値（現在とれは＠１＃になっ
ている）とともに、ボットムスタックポインタ３５が指
示するレジスタ３１のスタックアドレスに格納される。

こうして一度発生したアクセス要求が完成されずに消失
するのを防止する。なおレジスタ３１の中には、現在こ
れ以外にはアクセス要求がないので、次に条件選択論理
ゲート４１３の条件が成立したときには、このアクセス
要求がレジスタ３１から増多はずされてアクセス要求を
行うことになる。

さて次に、スタックレジスタ３１中にアクセス要求が存
在するが（空ではない、つまシライン４３００が１Ｉｌ
ｏ＃論理レベルにあるが）、フルではない状態（ライン
４２００も＠０”論理レベルの状態）のときに、このＰ
Ｍ−３ｑに属するあるＶＰＭからのアクセス要求があシ
（ライン４４００が＠１＃論理レベルとなル）、かつそ
れがキャッシュミスヒツトを起した（２イン４５００を
ｗｌ”論理レベルとした）と仮定する。

前回のアクセス要求が終了して、前述のようにアクセス
墨求ライン４１２０が−Ｏ″にリセットされると、第２
図から明らかなように、条件選択論理ゲート４１５がこ
の組合せ条件を解読し、その出力側のライ／４１５０に
＠　１　ｐｐ論理レベルを発生する。この結果、論理和
回路４２０および４１６によシ、制御ライン３５００（
ＢＨ）および制御２イン３１２０　（Ｃ線）が＠１”論
理レベルとなる。

すでに説明したように、これは要求アドレスバス４００
０、切替回路４０を介して送られている入力データライ
ン３１００上の要求元ＶＰＭからの要求メモリアドレス
を、有効ビット人力ライン３１１０上の＠１”論理レベ
ル（現在、制御ライン３３００−Ｉ）Ｅ”Ｏ”論理レベ
ルの丸めインバータ４１７によ）ライン３１１０は−１
”論理レベルにある）とともに、ボトムスタックポイン
タ３５が指定するスタックアドレス（待行列の最後尾）
に新九に登録する。かくして、この場合においても、発
生したアクセス要求を待行列に登録することによシ、一
度発生したアクセス要求がアクセスを実行しないで消失
するのを防止し、アクセス効率を向上している。なお、
スタックがすでにフル状１１１（ａ）イン４２００が″
”１”論理レベルにある状Ｉ！りにおいてＶＰＭからの
７クセづ要求がキャッシュミスヒツトを起した場合には
、このアクセス要求を待行列に加えることができないの
でこれが消失するのはやむを得ない（条件選択論理ゲー
トの中にはこの組合せ条件を解読して処理する論理ゲー
トは含まれていない）。必要な場合にはレジスタ３１の
容以上の実施例に限るものではない。とくに、−数構出
回路３７の出力側にあるアンドゲート４２、禁止ゲート
４３また使用した制御用論理回路４１は以上の実施例に
示したもののほかにも種種の異なった構成をとり得るこ
とは明らかである。

以上のように本発明によると、一度発生した主記憶装置
に対する仮想処理手段からのアクセス要求は、これが完
成するまで必要に応じて待行列に登録され、しかも、待
行列の先頭から増多はずされて要求実行をしたアクセス
要求がビジー状態に会うと、このアクセス要求は直ちに
待行列の最後尾に再登録される。この結果、一つのアク
セス要求に対するビジー状態発生のためこれが解消する
まで待行列の処理が進行しないという従来の欠点が除去
される。

これによシ、ベクトル演算専用の演算処理装置のように
、とくにロカリティ（局在性）の高いデータを用いて演
算する演算処理装置のメモリアクセスの効率向上を達成
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するためのブロック図
、第２図はこの実施例の一部の詳細を示すブロック図、
第３図および第４図は本実施例の動作を説明するための
タイムチャートである。 図において、１・・・・・主記憶装置、２・・・・・・
メモリスイッチ、３−０．３−１・・３−ｑ・・・３−
ｎ・・・・・・処理手段（ＰＭ）、３０・・・・・・キ
ャッシュメモリ、３１・・・・・・スタックレジスタ、
３２−０．３２−１・・３２−ｋ・・３２−ｍ・・・・
・・仮想処理手段（ＶＰＭ）、３３・・・・・・トップ
スタックポインタ、３４・・・・・１加算回路、３５・
・・・・・ボトムスタックポインタ、３６　・・・・１
加算回路、３７・・・・・・−数構出回路、３８・・・
・・切替回路、３９・・・・・・要求メモリアドレスバ
ッファ、４０・・・・・・切替回路、４１・・・・・・
制御用論理回路、４２・・・・・・アンドゲート、４３
・・・・・禁止ゲート、４１０，４１１・・・・・・フ
リップフロップ（ＦＦ　）、４１２，４１６，４１８゜
４２０，４２１・・・・・・論理和回路、４１３，４１
４，４１５・・・・・・条件選択論理ゲート、４１７・
・・・・・インバータ、４１９．４２２・・・・・論理
積回路。 代理人　弁理士　内　原　　晋 第１図 時間 丁：マシンサイクル Ｏ：　／七９アク１Ｘ 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 一つの主記憶装置に複数の処理手段がメモリスイッチを
   介して接続されておシ前記各処理手段はそれぞれに属す
   るキャッシュメモリを有しまたそれぞれに属する複数の
   仮想処理手段が前記それぞタックアドレスを指示する第
   １のポインタ手段と、前記アドレススタック手段に登録
   された前記待行列の最後尾の次のスタックアドレス灯−
   示する第２のポインタ手段と、前記第１のポインタ手段
   の値と前記第２のポインタ手段の値とを比較し両者の値
   の一致を検出する一致検出手段と、前記アドレススタッ
   ク手段から取シはずされた前記要求メモリアドレスを一
   時格納しておくバッファ手段と、前記−数構出手段の情
   報にもとすき前記アドレススタック手段中の待行列が空
   でないことを識別し前記第１のポインタの指示するスタ
   ックアドレスから前記待行列の先頭の前記要求メモリア
   ドレスを取シはずして前記バッファ手段に一時格納しこ
   の要求メモリアドレスが前記主記憶装置に受けつけられ
   なかった場合にこの要求メモリアドレスを前記第２のポ
   インタが指示するスタックアドレスに再び登録するよう
   に制御する制御手段とを有することｔ％徴とするメモリ
   アクセス方式。