JPS61204735A - デ−タ駆動浮動小数点演算回路 - Google Patents
デ−タ駆動浮動小数点演算回路Info
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- JPS61204735A JPS61204735A JP60021142A JP2114285A JPS61204735A JP S61204735 A JPS61204735 A JP S61204735A JP 60021142 A JP60021142 A JP 60021142A JP 2114285 A JP2114285 A JP 2114285A JP S61204735 A JPS61204735 A JP S61204735A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は演算回路に関し、特にデータ駆動処理装置にお
いて浮動小数点演算を高速に実行するデータ駆動浮動小
数点演算回路に関する。
いて浮動小数点演算を高速に実行するデータ駆動浮動小
数点演算回路に関する。
（従来技術）
従来、データ駆動処理装置における演算処理装置につい
ては例えば、特開昭５８−７０３６０号公報に記載され
ている回路がある。
ては例えば、特開昭５８−７０３６０号公報に記載され
ている回路がある。
この方法では、固定小数点演算がベースになっているた
め、浮動小数点演算に対しては、処理時間が極めて遅く
なってしまい、実行に必要なメモチ容量も多大である、
という欠点を有していた。
め、浮動小数点演算に対しては、処理時間が極めて遅く
なってしまい、実行に必要なメモチ容量も多大である、
という欠点を有していた。
（発明の目的）
本発明の目的は、浮動小数点演算をデータ駆動制御方式
の下で高速に実行しうるデータ駆動浮動小数点演算回路
を提供することにある。
の下で高速に実行しうるデータ駆動浮動小数点演算回路
を提供することにある。
（発明の構成）
本発明の装置は、一連のデータからなるデータ流を処理
するデータ駆動処理装置から供給されるデータ値をラッ
チし１パイプラインクロック間保持しておく入力レジス
タと、前記入力レジスタからの１対の出力値の一方に対
し、２進符号化を行う符号器と、前記１対の出力値又は
前記符号器の出力値を入力し、乗算を行う乗算器と、前
記１対の出力値に対し論理演算、加減算を行う演算器と
、前記乗算器の出力の一部に対しその最上位ビット位置
から数えて何番目のビットが初めて論理１１１１１とな
るかを求めて出力するプライオリティエンコーダと、前
記乗算器、前記演算器、前記デコーダの出力のうちどれ
か１つを選択して出力するマルチプレクサと、前記入力
レジスタからの１対の出力値に対応した１対の制御信号
と、前記１対の制御信号のどれが一方を選択するマルチ
プレクサと、装置全体の処理実行順序制御及び演算の種
類が演算に必要なパラメータの格納に用いられる制御回
路とを含んで構成される。
するデータ駆動処理装置から供給されるデータ値をラッ
チし１パイプラインクロック間保持しておく入力レジス
タと、前記入力レジスタからの１対の出力値の一方に対
し、２進符号化を行う符号器と、前記１対の出力値又は
前記符号器の出力値を入力し、乗算を行う乗算器と、前
記１対の出力値に対し論理演算、加減算を行う演算器と
、前記乗算器の出力の一部に対しその最上位ビット位置
から数えて何番目のビットが初めて論理１１１１１とな
るかを求めて出力するプライオリティエンコーダと、前
記乗算器、前記演算器、前記デコーダの出力のうちどれ
か１つを選択して出力するマルチプレクサと、前記入力
レジスタからの１対の出力値に対応した１対の制御信号
と、前記１対の制御信号のどれが一方を選択するマルチ
プレクサと、装置全体の処理実行順序制御及び演算の種
類が演算に必要なパラメータの格納に用いられる制御回
路とを含んで構成される。
（実施例）
次に本発明の実施例について図面を参照して詳細に説明
する。第１図は本発明の一実施例を示すブロック図であ
る。第１図のデータ駆動浮動小数点演算回路は、入力信
号１０１〜１０５をパイプラインクロック１０６に同期
してラッチし１０７〜１１１を出力し１クロック間保持
しておく入力レジスタ１１と、信号１０９と１１３を入
力し乗算を行い、その結果上位データ値を１１５、下位
データを１１４に出方する乗算器１４と、信号１０９と
１１０を入力し演算コード１１１の値に応じて定められ
た論理演算、固定小数点演算を行い、演算結果の上位デ
ータ値を１１７、下位データ値を１１６に出力する演算
器１５と、信号１１８を入力し、その最上位ビット位置
から数えて何番目のビットが初めて論理１１１１１とな
るがを求め信号１１９を出方するプライオリティエンコ
ーダ１７と、信号１１０を２進符号化して信号１１２を
出方するバイナリデコーダ１２と、信号１０７．１０８
のどちらが一方を選択して信号１２０を出力するマルチ
プレクサ１９と、信号１１４．１１９゜１１７を入力し
そのどれが−っを選択して信号１２１を出力するマルチ
プレクサ１８と、信号１１０．１１２のどちらか一方を
選択し１１３に出力するマルチプレクサ１３と、信号１
１５．１１６のどちらか一方を選択し信号１１８に出力
するマルチプレクサ１６とを含んで構成される。
する。第１図は本発明の一実施例を示すブロック図であ
る。第１図のデータ駆動浮動小数点演算回路は、入力信
号１０１〜１０５をパイプラインクロック１０６に同期
してラッチし１０７〜１１１を出力し１クロック間保持
しておく入力レジスタ１１と、信号１０９と１１３を入
力し乗算を行い、その結果上位データ値を１１５、下位
データを１１４に出方する乗算器１４と、信号１０９と
１１０を入力し演算コード１１１の値に応じて定められ
た論理演算、固定小数点演算を行い、演算結果の上位デ
ータ値を１１７、下位データ値を１１６に出力する演算
器１５と、信号１１８を入力し、その最上位ビット位置
から数えて何番目のビットが初めて論理１１１１１とな
るがを求め信号１１９を出方するプライオリティエンコ
ーダ１７と、信号１１０を２進符号化して信号１１２を
出方するバイナリデコーダ１２と、信号１０７．１０８
のどちらが一方を選択して信号１２０を出力するマルチ
プレクサ１９と、信号１１４．１１９゜１１７を入力し
そのどれが−っを選択して信号１２１を出力するマルチ
プレクサ１８と、信号１１０．１１２のどちらか一方を
選択し１１３に出力するマルチプレクサ１３と、信号１
１５．１１６のどちらか一方を選択し信号１１８に出力
するマルチプレクサ１６とを含んで構成される。
本実施例はパイプライン方式により制御されたデータ駆
動処理装置の一モジュールとして構成され、前段のモジ
ュールからの信号１０１〜１０５を入力レジスタ１１に
とりこみ、必要な処理を施した後次段のモジュールへ信
号１２０．１２１として出力する。浮動小数点演算は本
発明の回路を用いて、複数のパイプラインロックステー
ジにより実行される。その詳細については後述するが、
その前に本発明の回路を１モジユールとして含むデータ
駆動処理装置を説明する。第２図は第１図を１モジユー
ルとして含んだデータ駆動演算回路のブロック図である
。第２図のデータ駆動演算回路は第１図の回路を含む演
算回路２１と、データの行き先アドレスを貯えておくリ
ンクテーブルメモリ２２と、命令を貯えておくファンク
ションテーブルメモリ２３と、２項演算の片側の入力デ
ータを−１寺貯えておくデータメモリ２４と、データが
次段のパイプラインステージに流せないときに一時貯え
ておくキューメモリ２５と、外部バスへの出力データを
制御する出力制御回路２６と、外部バスからの入力デー
タを制御する入力制御回路２７とを含み構成される。
動処理装置の一モジュールとして構成され、前段のモジ
ュールからの信号１０１〜１０５を入力レジスタ１１に
とりこみ、必要な処理を施した後次段のモジュールへ信
号１２０．１２１として出力する。浮動小数点演算は本
発明の回路を用いて、複数のパイプラインロックステー
ジにより実行される。その詳細については後述するが、
その前に本発明の回路を１モジユールとして含むデータ
駆動処理装置を説明する。第２図は第１図を１モジユー
ルとして含んだデータ駆動演算回路のブロック図である
。第２図のデータ駆動演算回路は第１図の回路を含む演
算回路２１と、データの行き先アドレスを貯えておくリ
ンクテーブルメモリ２２と、命令を貯えておくファンク
ションテーブルメモリ２３と、２項演算の片側の入力デ
ータを−１寺貯えておくデータメモリ２４と、データが
次段のパイプラインステージに流せないときに一時貯え
ておくキューメモリ２５と、外部バスへの出力データを
制御する出力制御回路２６と、外部バスからの入力デー
タを制御する入力制御回路２７とを含み構成される。
各ブロック２１〜２７内にはパイプラインクロックに同
期してその入力データを一時保持しておく入力レジスタ
を含み、全体がパイプラインクロックに同期して動作す
る。
期してその入力データを一時保持しておく入力レジスタ
を含み、全体がパイプラインクロックに同期して動作す
る。
入力制御回路２７は外部から入力されるデータ２０６の
一部であるモジュール番号の値を参照し、リンクテーブ
ルメモリ２２は又は出力制御回路２６にデータ２０６を
振り分ける。即ち入力されたデータ２０６のモジュール
番号が、あらかじめ設定された自分自身のモジュール番
号値と一致すれば信号２０１に出力し、異なっていれば
信号２０７に出力する。
一部であるモジュール番号の値を参照し、リンクテーブ
ルメモリ２２は又は出力制御回路２６にデータ２０６を
振り分ける。即ち入力されたデータ２０６のモジュール
番号が、あらかじめ設定された自分自身のモジュール番
号値と一致すれば信号２０１に出力し、異なっていれば
信号２０７に出力する。
リンクテーブルメモリ２２は演算回路２１又は入力制御
回路２７から送られてくるデータの一部であるデータ番
号をアドレスとしてアクセスされ、次の行き先のデータ
番号を読み出し、旧データ番号と置き換えると同時に演
算番号を読みだし、信号２０２を生成するファクション
テーブルメモリ２３は信号２０２の一部である演算番号
をアドレスとしてアクセスされ、演算の種類及び演算に
必要なパラメータを読み出し、信号２０２のデータとペ
アとなるデータが既にデータメモリ２４内に貯えられて
いるときは、データメモリ２４内のペアとなるデータを
読み出し、２項入力データとしてキューメモリ２５に送
る。ペアとなるデータが未だ到着していない場合にはデ
ータメモリ２４にいま流されてきたデータの書き込みを
行い、キューメモリ２５へのデータ２０４は無効とする
。ファンクションテーブルメモリ２３の内部にはこのよ
うに２項演算の入力となる２種類のデータを識別し、ど
ちらが先に到着したかという内部状態をデータ番号毎に
貯えておく状態メモリを含んでいる。この状態メモリの
内容はデータが到着する毎に更新され、その状態メモリ
の内容を参照することでデータメモリ２４の読み出し、
書きこみの制御を行う。２項演算のペアとなる入力デー
タ同志は同一のデータ番号をもち、ペアのどちらの入力
であるかを特定するペアビットの値により判別される、
データメモリ２４には２項演算のペアとなる２つの入力
データのうち先に到着したものがデータ番号毎に貯えら
れ、ペアとなるデータのもう一方が到着すると読み出さ
れ、合流れてきたデータと、データメモリ２４に貯えら
れていたペアとなるデータと一緒にキューメモリ２５に
出力される。データメモリ２４の１月こは定数演算のと
きの定数の値も貯えることができ、ファンクションテー
ブル２３内に貯えられているファンクションコードによ
り２項演算であるか定数演算であるかが識別される。キ
ューメモリ２５にはファンクションコード、演算に必要
なパラメータ、演算の対象となる２つのデータが到着順
に貯えられ、出力制御回路２６又は演算回路２１が空き
次第読み出されて送り込まれる。
回路２７から送られてくるデータの一部であるデータ番
号をアドレスとしてアクセスされ、次の行き先のデータ
番号を読み出し、旧データ番号と置き換えると同時に演
算番号を読みだし、信号２０２を生成するファクション
テーブルメモリ２３は信号２０２の一部である演算番号
をアドレスとしてアクセスされ、演算の種類及び演算に
必要なパラメータを読み出し、信号２０２のデータとペ
アとなるデータが既にデータメモリ２４内に貯えられて
いるときは、データメモリ２４内のペアとなるデータを
読み出し、２項入力データとしてキューメモリ２５に送
る。ペアとなるデータが未だ到着していない場合にはデ
ータメモリ２４にいま流されてきたデータの書き込みを
行い、キューメモリ２５へのデータ２０４は無効とする
。ファンクションテーブルメモリ２３の内部にはこのよ
うに２項演算の入力となる２種類のデータを識別し、ど
ちらが先に到着したかという内部状態をデータ番号毎に
貯えておく状態メモリを含んでいる。この状態メモリの
内容はデータが到着する毎に更新され、その状態メモリ
の内容を参照することでデータメモリ２４の読み出し、
書きこみの制御を行う。２項演算のペアとなる入力デー
タ同志は同一のデータ番号をもち、ペアのどちらの入力
であるかを特定するペアビットの値により判別される、
データメモリ２４には２項演算のペアとなる２つの入力
データのうち先に到着したものがデータ番号毎に貯えら
れ、ペアとなるデータのもう一方が到着すると読み出さ
れ、合流れてきたデータと、データメモリ２４に貯えら
れていたペアとなるデータと一緒にキューメモリ２５に
出力される。データメモリ２４の１月こは定数演算のと
きの定数の値も貯えることができ、ファンクションテー
ブル２３内に貯えられているファンクションコードによ
り２項演算であるか定数演算であるかが識別される。キ
ューメモリ２５にはファンクションコード、演算に必要
なパラメータ、演算の対象となる２つのデータが到着順
に貯えられ、出力制御回路２６又は演算回路２１が空き
次第読み出されて送り込まれる。
プロセッサユニット２１は２つの入力データ値に対して
与えられたファンクションコードに従い所定の演算を施
し、演算結果をリンクテーブル２２に出力する。プロセ
ッサユニット２１が複数個のデータ出力を行っていると
きにはキューメモリ２５からのデータ人力は停止され待
たされる。
与えられたファンクションコードに従い所定の演算を施
し、演算結果をリンクテーブル２２に出力する。プロセ
ッサユニット２１が複数個のデータ出力を行っていると
きにはキューメモリ２５からのデータ人力は停止され待
たされる。
出力制御回路２６は入力制御回路２７からの通過データ
あるいはキューメモリ２５からの出力データを引き取り
、外部回路へ出力するマルチプレクサであり、内部にデ
ータの待ち合せを行うキューを内臓している。
あるいはキューメモリ２５からの出力データを引き取り
、外部回路へ出力するマルチプレクサであり、内部にデ
ータの待ち合せを行うキューを内臓している。
出力制御回路２６からの出力データ２０８は大容量メモ
リ又は他のパイプラインプロゼッサモジュールと結合さ
れ、システムを構成する。
リ又は他のパイプラインプロゼッサモジュールと結合さ
れ、システムを構成する。
第３図は本発明のデータ駆動浮動小数点演算回路上で、
具体的に浮動小数点演算を行う場合の流れ図である。３
１〜３８は第１図の回路上で実行される演算の種類を示
しており、＋＋ ＋ Ｉｔは加算、ＩＩ Ｘ ＋１は乗
算、１１０ＲＩＩは論理和を表し、基本的には２人力１
出力の演算である。演算３４．３８は定数演算であり’
０ＯＯＦＨ”。
具体的に浮動小数点演算を行う場合の流れ図である。３
１〜３８は第１図の回路上で実行される演算の種類を示
しており、＋＋ ＋ Ｉｔは加算、ＩＩ Ｘ ＋１は乗
算、１１０ＲＩＩは論理和を表し、基本的には２人力１
出力の演算である。演算３４．３８は定数演算であり’
０ＯＯＦＨ”。
”ＦＦＦＦＨ”などは１６ビツトの１６進定数を表して
いる。浮動小数点の乗算は次式で表される。
いる。浮動小数点の乗算は次式で表される。
Ｃ・２ｅ：Ａ・２”ＸＢ−２ｂ＝（ＡＸＢ）−２８＋ｂ
ここで大文字のΔ、 Ｂ、 Ｃは仮数部、小文字のａ、
ｂ、 ｃは２進表示の指数部である。
ここで大文字のΔ、 Ｂ、 Ｃは仮数部、小文字のａ、
ｂ、 ｃは２進表示の指数部である。
演算３１は仮数部の和、３２は指数部の和を求めており
、基本的にはこれだけでよいのだが、演算３１の結果を
正規化表現に直すため、演算３３では最上位のビットか
ら数えて初めて°１″の現れるビット位置を求め、その
値を演算３４．３６に出力している。
、基本的にはこれだけでよいのだが、演算３１の結果を
正規化表現に直すため、演算３３では最上位のビットか
ら数えて初めて°１″の現れるビット位置を求め、その
値を演算３４．３６に出力している。
演算３４では、”０ＯＯＦＨ”から前記ビット位置まで
のビット数を引き算し、演算３５により仮数部をシフト
し正規化を行なう。演算３７では演算３３で行われたシ
フト結果と演算３５では行われたシフト結果を合成し仮
数部結果Ｃを生成する。演算３６では仮数部を正規化す
るためにシフトを行なった分だけ指数部の調整を行う。
のビット数を引き算し、演算３５により仮数部をシフト
し正規化を行なう。演算３７では演算３３で行われたシ
フト結果と演算３５では行われたシフト結果を合成し仮
数部結果Ｃを生成する。演算３６では仮数部を正規化す
るためにシフトを行なった分だけ指数部の調整を行う。
演算３８は演算３６の結果指数部がオーバーフローした
ら、最大値” Ｆ Ｆ Ｆ Ｆ Ｈ”で打ち切って、指
数部Ｃを生成する。
ら、最大値” Ｆ Ｆ Ｆ Ｆ Ｈ”で打ち切って、指
数部Ｃを生成する。
演算３１〜３８の２つの入力データの待ち合せは第２図
におけるデータメモリ２４で行う。演算の種類はファン
クションテーブルメモリ２３の中にあらかじめ貯えられ
てあり、１つの演算から他の演算へいく矢印はデータバ
スを表しており、この接続はリンクテーブル２２に貯え
られである。
におけるデータメモリ２４で行う。演算の種類はファン
クションテーブルメモリ２３の中にあらかじめ貯えられ
てあり、１つの演算から他の演算へいく矢印はデータバ
スを表しており、この接続はリンクテーブル２２に貯え
られである。
処理の実行はあらかじめホストプロセッサカラ第２図に
示す入力制御回路を介して、リンクテーブルメモリ２２
、ファンクションテーブルメモリ２３等に必要な情報を
設定しておき、その後２つの入力データＡ・２”、 Ｂ
・２ｂを入力制御回路２７を介して第２図の演算ブロッ
ク２２．２３．２４．２５．２１により構成される内部
演算ループを周回することで第３図に示される処理がパ
イプ時に実行され、出力データＣ・２Ｃが出力制御回路
２６を介して外部へ出力される。
示す入力制御回路を介して、リンクテーブルメモリ２２
、ファンクションテーブルメモリ２３等に必要な情報を
設定しておき、その後２つの入力データＡ・２”、 Ｂ
・２ｂを入力制御回路２７を介して第２図の演算ブロッ
ク２２．２３．２４．２５．２１により構成される内部
演算ループを周回することで第３図に示される処理がパ
イプ時に実行され、出力データＣ・２Ｃが出力制御回路
２６を介して外部へ出力される。
第４図は本発明のデータ駆動浮動小数点演算回路上で、
浮動小数点加算を行う場合の流れ図を示したものである
。表記法は第３図のそれと同じである。図において演算
４１〜５３は演算の種類を示しており、６−″は減算、
“＋″は加算、パ分流′”は入力データの値に応じて出
力光を振り分けるもので、°°制御フラグコピー″は一
方の入力データの制御フラグを他方のデータにコピーす
る操作を示している。
浮動小数点加算を行う場合の流れ図を示したものである
。表記法は第３図のそれと同じである。図において演算
４１〜５３は演算の種類を示しており、６−″は減算、
“＋″は加算、パ分流′”は入力データの値に応じて出
力光を振り分けるもので、°°制御フラグコピー″は一
方の入力データの制御フラグを他方のデータにコピーす
る操作を示している。
浮動小数点加算は次式で表される。
Ｃ・２ｃ＝ Ａ−２ａ＋ Ｂ−２ｂ
の指数部に小さい方の指数部を合わせる演算部４２では
指数部の差を求め、演算部４３では°”０ＯＯＦＨ’”
と比較し、小さい方を出力し大きい方は削減する。演算
部４４．４５はＡ、Ｂに称して右シフトを行う、但し、
演算４１での比較の結果大きい方には制御ビット“１”
となり、そのデータに対してはシフトを行わずそのまま
通過させる。演算部４６では仮数部の和を求め、演算部
４７では、演算部４６の結果に対しオーバーフローの有
無を判断し、オーバーフロー有の場合演算部４９へ、オ
ーバーフロー無の場合演算部４８へ出力する。オーバー
フロー有の場合は演算部５１により、仮数部の絶対値の
最上位ビットを１′”にする。オーバーフロー無の場合
には演算部４８により絶対値の最上位ビットが１″とな
るまで左にシフトし、シフト後の値とシフト数をそれぞ
れ演算部５１．５０に出力する。
指数部の差を求め、演算部４３では°”０ＯＯＦＨ’”
と比較し、小さい方を出力し大きい方は削減する。演算
部４４．４５はＡ、Ｂに称して右シフトを行う、但し、
演算４１での比較の結果大きい方には制御ビット“１”
となり、そのデータに対してはシフトを行わずそのまま
通過させる。演算部４６では仮数部の和を求め、演算部
４７では、演算部４６の結果に対しオーバーフローの有
無を判断し、オーバーフロー有の場合演算部４９へ、オ
ーバーフロー無の場合演算部４８へ出力する。オーバー
フロー有の場合は演算部５１により、仮数部の絶対値の
最上位ビットを１′”にする。オーバーフロー無の場合
には演算部４８により絶対値の最上位ビットが１″とな
るまで左にシフトし、シフト後の値とシフト数をそれぞ
れ演算部５１．５０に出力する。
演算部５０では仮数部正規化後の指数部調整を行う。こ
のため、演算部４１から出力される大きい方の指数部と
、演算部４８．４９から出力される仮数部の正規化のた
めのシフト数とを足し合わせる。演算部５２ではオーバ
ーフローが演算部４７で検出された場合、オーバーフロ
ーが生じたことを示す制御フラグが°“１”となってデ
ータと一緒に演算部４９を介して送られてくるのでこの
フラグを演算部５０からの出力データにコピーして付加
する。演算部５３ではオーバーフローフラグが９Ｔ”の
ときは”ＦＦＦＦＨ”と論理和をとり最大数とおきかえ
る。パＯ”′のときにはそのまま通過させ指数部演算結
果Ｃを生成する。
のため、演算部４１から出力される大きい方の指数部と
、演算部４８．４９から出力される仮数部の正規化のた
めのシフト数とを足し合わせる。演算部５２ではオーバ
ーフローが演算部４７で検出された場合、オーバーフロ
ーが生じたことを示す制御フラグが°“１”となってデ
ータと一緒に演算部４９を介して送られてくるのでこの
フラグを演算部５０からの出力データにコピーして付加
する。演算部５３ではオーバーフローフラグが９Ｔ”の
ときは”ＦＦＦＦＨ”と論理和をとり最大数とおきかえ
る。パＯ”′のときにはそのまま通過させ指数部演算結
果Ｃを生成する。
（発明の効果）
本発明には、単精度固定小数点の演算回路にプラクオリ
ティエンコーダー回路、マルチプレクサ等の回路を付加
し、少量のハードウェアで効率よ（浮動小数点演算を高
速にデータ駆動方式パイプライン上で実行できるという
効果がある。
ティエンコーダー回路、マルチプレクサ等の回路を付加
し、少量のハードウェアで効率よ（浮動小数点演算を高
速にデータ駆動方式パイプライン上で実行できるという
効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図を演算モジュールとして含み構成されるデータ駆
動演算回路のブロック図、第３図は第１図の回路を用い
第２図の回路上で具体的に浮動小数点乗算を行う際の流
れ図、第４図は、浮動小数点加算を行う際の流れ図であ
る。 １１・・・レジスタ １２・・・バイナリデ
コーダ１３、１６．１８．１９・・・マルチプレクサ１
４・・・乗算器 １５・・・算術論理演算
回路。 代理人）ｆノ里士 内 原 、旨 ｔａｒ ｔｏｚ １０３ ／θ４ ＡＳ ａｂ Ｃｃ ｂ
第１図を演算モジュールとして含み構成されるデータ駆
動演算回路のブロック図、第３図は第１図の回路を用い
第２図の回路上で具体的に浮動小数点乗算を行う際の流
れ図、第４図は、浮動小数点加算を行う際の流れ図であ
る。 １１・・・レジスタ １２・・・バイナリデ
コーダ１３、１６．１８．１９・・・マルチプレクサ１
４・・・乗算器 １５・・・算術論理演算
回路。 代理人）ｆノ里士 内 原 、旨 ｔａｒ ｔｏｚ １０３ ／θ４ ＡＳ ａｂ Ｃｃ ｂ
Claims (1)
- データ駆動処理装置において、入力のデータ値をラッチ
し１パイプラインクロックの間保持しておく入力レジス
タと、前記入力レジスタからの１対の出力値の一方に対
し２進符号化を行う符号器と、前記１対の出力値又は前
記符号器の出力値を入力し乗算を行う演算器と、前記１
対の出力値に対し論理演算、加減演算を行う演算器と、
前記乗算器及び前記演算器の出力の一部に対しその最上
位のビット位置から数えて何番目のビットが初めて論理
“１”となるかを求めて出力するプライオリティエンコ
ーダと前記乗算器、前記演算器、前記デコーダの出力の
うちどれか１つを選択して出力するマルチプレクサとか
ら構成され、データ駆動型制御による浮動小数点演算を
実行可能としたことを特徴とするデータ駆動浮動小数点
演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021142A JPS61204735A (ja) | 1985-02-06 | 1985-02-06 | デ−タ駆動浮動小数点演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021142A JPS61204735A (ja) | 1985-02-06 | 1985-02-06 | デ−タ駆動浮動小数点演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61204735A true JPS61204735A (ja) | 1986-09-10 |
Family
ID=12046644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021142A Pending JPS61204735A (ja) | 1985-02-06 | 1985-02-06 | デ−タ駆動浮動小数点演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61204735A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444617A (en) * | 1977-08-26 | 1979-04-09 | Du Pont | Novel phosphonates and use thereof |
| JPS5870360A (ja) * | 1981-10-22 | 1983-04-26 | Nec Corp | デ−タフロ−処新装置 |
| JPS59125435A (ja) * | 1982-12-30 | 1984-07-19 | Fujitsu Ltd | 浮動小数点演算方式 |
-
1985
- 1985-02-06 JP JP60021142A patent/JPS61204735A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444617A (en) * | 1977-08-26 | 1979-04-09 | Du Pont | Novel phosphonates and use thereof |
| JPS5870360A (ja) * | 1981-10-22 | 1983-04-26 | Nec Corp | デ−タフロ−処新装置 |
| JPS59125435A (ja) * | 1982-12-30 | 1984-07-19 | Fujitsu Ltd | 浮動小数点演算方式 |
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