JPH01263812A - テーブル読み出し回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、テーブルメモリを用いて整数の逆数を求める
場合のテーブル読み出し回路に関するものであり、特に
データ駆動型処理装置において整数データの逆数を求め
るテーブルメモリのためのテーブルを読み出し回路に関
するものである。

〔従来の技術〕

データ処理においては、与えられた整数データからその
逆数を求める処理が要求される場合がある。

例えば、除数の逆数を求めてこれを被除数と乗算すれば
除算を行うことができるから、このような場合にも、逆
数を求める処理は用いられる。

以下に述べる処理装置は、演算を実行するプロセッシン
グユニソトにハードウェアとして除算回路を備えておら
ず、外部メモリ上にあらかしめ設定したテーブルを利用
して、所定ビット表の整数データに対応する逆数をこれ
から読み出して求めるという方法を採っているものの一
例である。

すなわち、第３図は刊行物“ＣＯＭｆ’ＣＯＮ　ＳＰＩ
？ｆＮＧ°８３”の４６４ページから４６７ページに、
岩下、天満等により「データフローイメージプロセッサ
」と題して発表された論文に記載されているデータ駆動
型処理装置のブロック図である。これは、演算を実行す
るプロセッシングユニッ）（ＰＵ）３１と、データの行
き先アドレスを貯えておくリンクテーブルメモリ　（Ｌ
Ｔ）３２と、命令を貯えておくファンクションテーブル
メモリ　（ＦＴ）３３と、二項演算の片側の入力データ
を一時貯えておくデータメモリ　（ＤＭ）３４と、デー
タを次のパイプラインステージに流せないときに一時貯
えておくキューメモリ　（ＱＭ）３５と、外部バスへの
データの出力制御回路（ＱＣ）３６と、外部ハスからの
データの入力制御回路（ＩＣ）３７とにより構成される
。

ブロックで示したプロセフシングユニソトその他の各構
成要素３１〜３７は、パイプラインクロックに同期して
その入力データを一時保持してお（入力レジスタを含み
、全体がパイプラインクロックに同期して動作する。

入力制御回路３７は外部より入力される信号２０６の一
部であるモジュール番号の値を参照し、リンクテーブル
メモリ３２または出力制御回路３６に信号２０６を振り
分ける。リンクテーブルメモリ３２は、プロセフシング
ユニソト３工からの信号２０１の一部であるデータ識別
番号をアドレスとしてアクセスされ、次の行き先の識別
番号を読み出して旧識別番号と置き換えると同時に演算
番号を読み出し、信号２０２を生成する。ファンクショ
ンテーブルメモリ３３は信号２０２の一部である演算番
号をアドレスとしてアクセスされ、演算の種類を示すフ
ァンクションコード及び演算に必要なパラメタを読み出
し、信号２０３を生成する。

データメモリ３４には二項演算のペアとなるデータのう
ち、先に到着したものが貯えられる。信号２０３のデー
タとペアになるデータが既にデータメモリ３４内に貯え
られている場合、それを読み出し信号２０４を生成する
。ペアとなるデータがまだ到着していない場合はそのデ
ータを書き込む。またデータメモリ３４には、二項演算
に必要な定数を参照テーブルとして貯えることもできる
。

キューメモリ３５には信号が到着順に貯えられ、出力制
御回路３６またはプロセッシングユニソト３１が空き次
第、読み出されて送り込まれる。プロセソシングユニソ
ト３１は２つの入力データ値に対して、ファンクション
コードに従い所定の演算を実行し、結果をリンクテーブ
ルメモリ３２に出力する。

ここで、プロセソシングユニソ）３１は算術演算用に加
減算及び乗算回路を備えているが、除算回路はハードウ
ェア規模が大きくなるため設けられていない。従ってこ
れらの演算の際は、あらかじめ求めた値のテーブルを外
部メモリ上に設定し、これを読み出すという方法が用い
られている。

〔発明が解決しようとする課題〕

しかし、テーブルを用いて与えられた整数データに対応
する逆数を得る場合、従来は、扱う整数データがビット
長の大きなものであるときは、それに応じた大容撥のテ
ーブルメモリを使用しておリ、例えば１６ビツト整数デ
ータの逆数を前記の方法で求める場合、テーブルメモリ
としては６４にワード（１ワード＝１６ビツト）という
膨大な容量が必要になる。

更に第３図のデータ駆動型処理装置においては、テーブ
ルメモリを外部メモリ上に設定せざるを得ないため、ア
クセス時間も長くなるという問題がある。

本発明の目的は、整数の逆数を求めるテーブルメモリと
して大容量のものを使用する必要がなく、小規模のテー
ブルメモリと周辺回路を用いて逆数を求めることのでき
るテーブル読み出し回路、特にデータ駆動型処理装置に
おいて、小規模のテーブルメモリと周辺回路により、整
数データの逆数を高速に求めることのできるテーブル読
み出し回路を提供することにある。

〔課題を解決するための手段〕

本発明のテーブル読み出し回路は、 データ駆動型処理装置において、 逆数を求める整数を外部より入力し、保持する入力レジ
スタと、 入力レジスタの出力信号を入力し、値が“０”かどうか
を判定する零検出回路と、 零検出回路の出力信号を保持し、外部回路へ出力する第
１の出力レジスタと、 入力レジスタの出力信号を入力し、上位ビット側から数
えて何ビット目の値が初めて“１”となるかを出力する
プライオリティエンコーダと、定数からプライオリティ
エンコーダの出力信号の値を減じる減算回路と、 零検出回路の出力信号と減算回路の出力信号を入力し、
マルチプレクサ制御信号を出力する制御回路と、 入力レジスタの出力信号を入力し、減算回路の出力信号
の値だけ下位ビット側へシフトして出力する第１のシフ
ト回路と、 第１のシフト回路の出力信号を入力し、特定の複数ビッ
トを読み出す第１のビット読み出し回路と、 入力レジスタの出力信号を入力し、特定の複数ビットを
読み出す第２のビット読み出し回路と、第１のビット読
み出し回路の出力信号と第２のビット読み出し回路の出
力信号のうちの１つを、制御回路の出力信号により選択
する第１のマルチプレクサと、 第１のマルチプレクサの出力信号を入力し、逆数を出力
するテーブルメモリと、 テーブルメモリの出力信号を入力し、減算回路の出力信
号の値だけ下位ビット側へシフトして出力する第２のシ
フト回路と、 第２のシフト回路の出力信号とテーブルメモリの出力信
号のうちの１つを、制御回路の出力信号により選択する
第２のマルチプレクサと、第２のマルチプレクサの出力
信号を保持し、外部回路へ出力する第２の出力レジスタ
とを備えることを特徴としている。

〔作用〕

整数の逆数は、小規模のテーブルメモリと周辺回路を用
いて求められ使用テーブルメモリとして小容量のものを
用いることが可能である。例えば、１６ビツト整数デー
タに対し６４にワードを嬰するテーブルメモリを用いな
くても、２５６ワードのテーブルメモリと周辺回路によ
り逆数が求められる。

また、データ駆動型処理装置に、本発明の回路を１モジ
ユールとして含めることにより、整数データの逆数はこ
のモジュールを１回通過するだけで求められる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のテーブル読み出し回路のブ
ロック図である。

テーブル読み出し回路は、逆数を出力するテーブルメモ
リ２０を含み、更に、入力レジスタｌＯ１雰検出回路１
１、第１の出力レジスタ１２、第２の出力レジスタ２３
、プライオリティエンコーダ１３、減算回路１４、制御
回路Ｉ５、第１のシフト回路１Ｇ、第２のシフト回路２
１、第１のビット読み出し回路１７、第２のビット読み
出し回路１８、第１のマルチプレクサ１９及び第２のマ
ルチプレクサ２２を含んで構成される。

このテーブル読み出し回路は、データ駆動型処理装置に
１モジユールとして含ませることができる。この点につ
いては後述する。

入力レジスタ１０は、逆数を求める整数を表す信号１０
０が外部から入力されるレジスタであってこれを保持す
る。入力レジスタ１０は、ｌ出回路１１、プライオリテ
ィエンコーダ１３、シフト回路１６及びビット読み出し
回路１８に接続されている。

零検出回路１１は、入力レジスタ１０の出力信号１０１
を入力し、値が“０”かどうかを判定する回路であって
、その出力信号１０２は出力レジスタ１２及び後述の制
御回路１５に与えられる。出力レジスタ１２は、零検出
回路１１の出力信号１０２を保持し、外部回路へ出力す
るためのレジスタである。

プライオリティエンコーダ１３は、入力レジスタ１０の
出力信号１０１を入力し、上位ビア）側から数えて何ビ
ット目の値が初めて“ｌ”となるかを出力するものであ
り、その出力信号１０５は減算回路１４に一方の入力と
して与えられる。減算回路１４には、定数を表す信号１
０４が他方入力として与えられており、その定数からプ
ライオリティエンコーダ１３の出力信号１０５の値を減
算して得られた信号１０６が制御回路１５、各シフト回
路１６．２１に与えられるようになっている。

制御回路１５は、各マルチプレクサ１９．２２を制御す
るための回路であり、その出力信号１０７は各マルチプ
レクサ１９．２２に供給される。

シフト回路１６は、入力レジスタ１０の出力信号１０１
を入力し、減算回路１４の出力信号１０６の値だけ下位
ビット側へシフトして出力する回路である。ビット読み
出し回路１７とビット読み出し回路１８は、前者はシフ
ト回路１６の出力信号１０８を入力し、特定の複数ビッ
トを読み出す回路であり、また後者は入力レジスタ１０
の出力信号１０１を入力し、特定の複数ビットを読み出
す回路であって、それぞれの出力信号１０９．１１０は
マルチプレクサ１９に供給される。

マルチプレクサ１９は、入力信号のうちの１つを制御回
路１５の出力信号１０７により選択し、出力信号１１１
としてテーブルメモリ２０に供給するようになっている
。テーブルメモリ２０は、既述した如く、逆数を出力す
るためのメモリであり、その出力信号１１２は、シフト
回路２１とマルチプレクサ２２に与えられる。

シフト回路２１は、テーブルメモリ２０の出力信号１１
２を入力し、減算回路１４の出力信号１０６の値だけ下
位ビット側へシフトして出力する回路であり、その出力
信号１１３がマルチプレクサ２２に供給される。マルチ
プレクサ２２は、入力信号のうちの１つを制御回路１５
の出力信号１０７により選択し、出力信号１１４として
出力レジスタ２３に供給するものであって、このマルチ
プレクサ２２で選択された信号、すなわち求める逆数を
表す信号が出力レジスタ２３の出力信号１１５として出
力レジスタ２３から外部回路へ出力されるようになって
いる。

本発明に従うテーブル読み出し回路は、上述のように、
データ駆動型処理装置において、逆数を求める整数を外
部より入力し、保持する入力レジスタ１０と、入力レジ
スタ１０の出力信号１０１を入力し、値が“０”かどう
かを判定する零検出回路１１と、零検出回路１１の出力
信号１０２を保持し、外部回路へ出力する第１の出力レ
ジスタ１２と、入力レジスタ１０の出力信号１０１を入
力し、上位ビット側から数えて何ビット目の値が初めて
“１”となるかを出力するプライオリティエンコーダ１
３と、定数から、プライオリティエンコーダ１３の出力
信号１０５の値を減じる減算回路１４と、零検出回路１
１の出力信号１０２と減算回路１４の出力信号１０６を
入力し、第１．第２のマルチプレクサ１９．２２を制御
する制御回路１５と、入力レジスタ１０の出力信号１０
１を入力し、減算回路１４の出力信号１０６の値だけ下
位ビット側へシフトして出力する第１のシフト回路１６
と、第１のシフト回路１６の出力信号１０Ｂを入力し、
特定の複数ビットを読み出す第１のビット読み出し回路
１７と、入力レジスタ１０の出力信号１０１を入力し、
特定の複数ビットを読み出す第２のビット読み出し回路
１８と、第１のビット読み出し回路１７の出力信号１０
９と第２のビット読み出し回路１８の出力信号１１０の
うち１つを、制御回路１５の出力信号１０７により選択
する第１のマルチプレクサｌ９と、第１のマルチプレク
サ１９の出力信号１１１ヲ入力し、逆数を出力するテー
ブルメモリ２０と、テーブルメモリ２０の出力信号１１
２を入力し、減算回路１４の出力信号１０６の値だけ下
位ビット側へシフトして出力する第２のシフト回路２１
と、第２のシフト回路２１の出力信号１１３とテーブル
メモリ２０の出力信号１１２のうちの１つを、制御回路
１５の出力信号１０７により選択する第２のマルチプレ
クサ２２と、第２のマルチプレクサ２２の出力信号１１
４を保持し、外部回路へ出力する第２の出力より構成す
ることができる。

上述した構成は、次のような知見に基づくものである。

以下では整数データのビット長が１６ビツトの場合を例
にとって説明する。なお、下記説明中では逆数を求める
べき整数をＣ、テーブルメモリのアドレスをＫで表す。

また記号Ｈは１６進整数を表すものとする。

まず、ここで用いている逆数のテーブルメモリへの格納
及び検索方法について簡単に説明する。

１６ビノト整数のとる値の範囲は０〜Ｆ　Ｆ　Ｆ　Ｆ　
Ｈであるが、ここでは２５６ワードのテーブルメモリを
用意し、０≦に≦ＦＦＨに対する逆数値１６ビツトをに
番地に格納する。但し格納データの最上位ビットが小数
点以下第１位に該当するものとする。

またＯ番地には表現可能な最大数や、無限大などの非数
を表すコードなどを格納すればよい。

検索については、与えられた整数Ｃの有効数字のうち上
位側８ビツトを取り出してアドレスにとする。具体的に
は、Ｃの上位ビット側から数えて何ビット目の値が初め
て“１″となるかを求め、その値をｍとおくと、 Ｋ＝Ｃ・２９−１′　　　　　　　・・・・・・・・・
（１）とする。もし９≦ｍ、つまり有効数字が８ビツト
以下の場合は、Ｃの最下位８ビツトをそのままＫとする
。このときは明らかにに＝Ｃであるから、テーブルメモ
リより得られるＫ　−１をそのままＣ−１として出力す
る。これ以外の場合は求めるべきＣ−１は、 Ｃ−１＝　Ｋ　−１・２９−′″　　　　・・・・・・
・・・（２）となる。

以上の方法を用いると、１≦Ｃ≦ＦＦＨについては完全
に１６ビツト精度で逆数を求めることができるが、これ
より大きなＣの値に対してはやや精度が悪くなる。しか
し固定小数点形式においては、Ｃの値が大きくなると、
それに反比例してＣ−１の有効桁数が少なくなる。従っ
て１００Ｈ≦Ｃであるような整数Ｃに対して、それほど
厳密な精度を問わないような演算に用いるのであれば、
この方法で十分であると考えられる。

更に、具体的に第１図を用いて本発明の一実施例である
テーブル読み出し回路の動作について説明する。

本実施例回路は１６ビツト整数データＣを表す信号１０
０を入力とし、入力レジスタ１０によってラッチし、信
号１０１として出力する。

零検出回路１１はＣ＝Ｏかどうかを判定し、Ｃ＝０なら
ば例えば値“ｌ″、そうでなければ値″０″を信号１０
２として出力する。

出力レジスタ１２は信号１０２をラッチし、外部回路へ
信号１０３として出力する。

プライオリティエンコーダ１３は、Ｃの値の上位ビット
側から何ビット目の値が初めて“１”となるかを数え、
結果を信号１０５として出力する。これはｆｉｌ、　（
２１式のｍの値に対応する。

減算回路１４は、定数“９”からｍの値を減じ、結果を
信号１０６として出力する。

シフト回路１６はＣの値を入力し、減算回路１４の出力
信号１０６の値だけ下位ビット側へシフトし、結果を信
号１０８として出力する。これは（１）式を実行してき
ることを意味する。

ビット読み出し回路１７はシフト回路１６の出力信号１
０８　　（１６ビツト）のうち、下位側８ビツトを読み
出して信号１０９とする。これは１００Ｈ≦Ｃの場合、
テーブルメモリ２０のアドレスＫに対応する。

同様にビット読み出し回路１８は入力レジスタ１０の出
力信号１０１　　（１６ビツト）のうち、下位側８ビツ
トを読み出して信号１１０とする。これはＣ≦ＦＦＨの
場合、テーブルメモリ２０のアドレスＫに対応する。

マルチプレクサ１９はビット読み出し回路１７の出力信
号１０９とビット読み出し回路１８の出力信号１１０の
うち１つを、制御回路１５の出力信号１０７により選択
し、１３号１１１　として出力する。

テーブルメモリ２０は信号１１１をアドレスとし、逆数
１６ビツトを読み出して信号１１２として出力する。こ
れは（２）式〇Ｋ　−１の値に対応する。

シフト回路２１はＫ　−１の値を入力し、減算回路１４
の出力信号１０６の値だけ下位ビット側へシフトし、結
果を信号１１３として出力する。これは（２）式を実行
していることを意味する。

マルチプレクサ２２はシフト回路２１の出力信号１１３
とテーブルメモリ２０の出力信号１１２のうち１つを、
制御回路１５の出力信号１０７により選択し、信号１１
４として出力する。これが最終結果ｃ　−１に対応する
。

出力レジスタ２３は信号１１４をラッチし、外部回路へ
信号１１５として出力する。

制御回路１５は零検出回路１１の出力信号１０２と、減
算回路１４の出力信号１０６を入力とし、これらをデコ
ードしてマルチプレクサ１９．２２の制御信号１０７を
出力する。具体的には、信号１０２の値が“１”である
か、または信号１０６の値がＯ以下である場合は、Ｃ≦
ＦＦＨを意味することから、マルチプレクサ１９の選択
を信号１１０、マルチプレクサ２２の選択を信号１１２
とする。それ以外の場合、即ち信号１０２の値が“０”
であり、かつ信号１０６の値が０より大きければ、１０
０Ｈ≦Ｃであるから、マルチプレクサ１９の選択を信号
１０９、マルチプレクサ２２の選択を信号１１３とする
。

以上このようにして、整数データＣに対しその逆ＲＣ−
１をテーブルメモリ２０を用いて求めることができる。

すなわち、第１図のテーブル読み出し回路では、１６ビ
ツト整数データに対し６４にワードを要するテーブルメ
モリを用いなくても、２５６ワードのテーブルメモリ２
０と周辺回路により逆数を求めることができ、容量に関
しては２５６分の１に縮小される。

次に第２図を用いて、本発明に従うテーブル読み出し回
路を１モジユールとして含むデータ駆動型処理装置につ
いて説明する。ここでは、第１図の構成のテーブル読み
出し回路３８は、第３図のデータ駆動型処理装置のブロ
ック図において、プロセッシングユニット３１に接続す
るという形で含まれており、パイプラインクロックに同
期して動作する。

なお、第２図中、第３図に関して既に説明した他の構成
ブロック並びに信号については、同様の符号を付しであ
る。

テーブル読み出し回路３８とプロセッシングユニット３
１との接続は、テーブル読み出し回路３８にプロセッシ
ングユニット３１から信号１００が入力され、また、テ
ーブル読み出し回路３８からプロセッシングユニット３
１へ信号１１５．１０３が出力されることによって行わ
れている。

第１図の説明で述べたように信号１００は整数データＣ
１信号１１５はＣ−１、そして信号１０３はＣ＝０かど
うかを表す信号である。信号１００と１１５はプロセッ
シングユニット３１におけるデータ信号線に、そして信
号１０３はエラーデータを表す信号線に接続することに
より用いることができる。

既述したように、第３図のデータ駆動型処理装置にあっ
ては、テーブルメモリを外部メモリ上に設定することか
ら、アクセス時間も長くなる問題があるのに対し、テー
ブル読み出し回路３８を第２図のような形でデータ駆動
型処理装置に含めれば、第３図のもののように外部メモ
リにアクセスする必要もなく、読み出し時間も短縮され
る。

〔発明の効果〕

以上説明したように、本発明によれば、容量の大きなテ
ーブルメモリを用いなくても、小規模のテーブルメモリ
と周辺回路により逆数を求めることができ、容量に関し
ては大幅に縮小される。また本発明の回路をデータ駆動
型処理装置に含めると、容量の低減に加え、従来方法の
ように外部メモリにアクセスする必要がな（、読み出し
時間も短縮されるという効果を持つ。

【図面の簡単な説明】

第１図は本発明の一実施例のテーブル読み出し回路を示
すブロック図、 第２図は第１図のテーブル読み出し回路を１モジュール
として含み構成されるデータ駆動型処理装置のブロック
図、 第３図は従来のデータ駆動型処理装置のブロック図であ
る。 １０・・・入力レジスタ １１・・・零検出回路 １２、２３・・・出力レジスタ １３・・・プライオリティエンコーダ １４・・・減算回路 １５・・・制御回路 １６、２１・・・シフト回路 １７、１８・・・ビット読み出し回路 １９、２２・・・マルチプレクサ ２０・・・テーブルメモリ ３１・・・プロセンシングユニソト（Ｐ　Ｕ）３２・・
・リンクテーブルメモリ　（ＬＴ）３３・・・ファンク
ションテーブルメモリ　（ＦＴ）３４・・・データメモ
リ　（ＤＭ） ３５・・・キューメモリ　（ＱＭ） ３６・・・出力制御回路（ＱＣ） ３７・・・入力制御回路（ＩＣ） ３８・・・テーブル読み出し回路 代理人弁理士　　　岩　　佐　　義　　幸第１図 第２図

Claims (1)

【特許請求の範囲】
1. （１）データ駆動型処理装置において、 逆数を求める整数を外部より入力し、保持する入力レジ
   スタと、 入力レジスタの出力信号を入力し、値が“０”かどうか
   を判定する零検出回路と、 零検出回路の出力信号を保持し、外部回路へ出力する第
   １の出力レジスタと、 入力レジスタの出力信号を入力し、上位ビット側から数
   えて何ビット目の値が初めて“１”となるかを出力する
   プライオリティエンコーダと、定数からプライオリティ
   エンコーダの出力信号の値を減じる減算回路と、 零検出回路の出力信号と減算回路の出力信号を入力し、
   マルチプレクサ制御信号を出力する制御回路と、 入力レジスタの出力信号を入力し、減算回路の出力信号
   の値だけ下位ビット側へシフトして出力する第１のシフ
   ト回路と、 第１のシフト回路の出力信号を入力し、特定の複数ビッ
   トを読み出す第１のビット読み出し回路と、 入力レジスタの出力信号を入力し、特定の複数ビットを
   読み出す第２のビット読み出し回路と、第１のビット読
   み出し回路の出力信号と第２のビット読み出し回路の出
   力信号のうちの１つを、制御回路の出力信号により選択
   する第１のマルチプレクサと、 第１のマルチプレクサの出力信号を入力し、逆数を出力
   するテーブルメモリと、 テーブルメモリの出力信号を入力し、減算回路の出力信
   号の値だけ下位ビット側へシフトして出力する第２のシ
   フト回路と、 第２のシフト回路の出力信号とテーブルメモリの出力信
   号のうちの１つを、制御回路の出力信号により選択する
   第２のマルチプレクサと、 第２のマルチプレクサの出力信号を保持し、外部回路へ
   出力する第２の出力レジスタとを備えることを特徴とす
   るテーブル読み出し回路。