JPH02127726A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ上のパック形式の１０進数の第２オペラ
ンドを値が命令語で指定される数だけゼロの桁を上位に
挿入して第１オペランド位置に転送する命令の処理を行
う情報処理装置に関し、特にｌＯ進オーバーフロー例外
の検出を行う情報処理装置に関する。

（従来の技術） ある種の汎用計算機には、第４図（ｂ）に示すように、
メモリ上のＣＡＲ＋１）バイトのバック形式の１０進数
の第２オペランドを上位にｖｔ個のゼロの桁を挿入して
メモリ上の（ｊ＋＋１）バイトの第１オペランド位置に
転送する命令（以下、ＺＡＶＬ命令と記す）がある、こ
のＺＡＶＬ命令によるデータ転送の際、第２オペランド
の符号は第１オペランドの最下位の桁に転送される。数
字の転送において第２オペランドの桁が不足した場合に
は、符号桁を除く第１オペランドの下位に値がゼロの桁
が詰められ、第２オペランドの桁が多かった場合には余
った第２オペランドの数字は転送されずに切り捨てられ
る。このとき、切り捨てられた数字に有効数字がある場
合、プログラム状態語（ＰＳＷ）内の１０進オーバーフ
ローマスクピントが１であれば１０進オーバーフロー例
外となり、プログラム割込みを起す。

従来、この種のＺＡＶＬ命令の実行は、性能が要求され
ない場合には１バイト単位に処理されていた。詳しくは
、まず１バイト単位にＶ１桁のゼロを第１オペランドの
上位に転送し、次にメモリから１バイト単位に第２オペ
ランドを上位から順次読み出し、先にゼロを転送した第
１オペランド位置の下位に転送する。この転送において
、第２オペランドが不足した場合には、後にゼロの桁を
補って転送する。逆に、第２オペランドが余った場合に
は、余った桁は第１オペランド位置には転送されず、有
効数字を含んでいるかどうかが順次検査される。有効数
字を含んでいれば、１０進オーバーフローマスクピント
が１のときにＩＯ進オーバーフロー例外が検出される。

転送の最後のバイトの下位桁には第２オペランドの符号
が入れられ、第１オペランドの符号として転送される。

一方、性能が要求される場合には、複数バイト、例えば
８バイト単位で第２オペランドの全てをメモリから読み
出し、演算回路内で右詰めになるように整列（シフト）
シて演算回路に供給し、演算回路ではこれを（Ｖｔ　　
＋２１＊　　　２Ｌ）桁だけ右シフトし第１オペランド
として演算回路内で右詰めされたデータを得る。ここで
、ｖｌ＋’ｌおよびｊ！８は、それぞれ第４図（ａ）に
示すＺＡＶＬ命令の命令語で与えられるオフセット、　
（第１オペランドのバイト長−１）および（第２オペラ
ンドのバイト長−１）である、なお、（ｖｔ　＋２ｒａ
ｔ　−２ｚｔ　）が負の場合には、−（ｖｔ　＋２Ｊ！
−２ｘ、）桁の左シフトが行われるａ　　（Ｖｔ　”２
１１　２ｊ＋）が１以上の場合には、上記右シフトによ
って有効桁が切り捨てられる可能性があるため、シフト
に先だって第２オペランドの下位（Ｖｔ　＋２７ｘ　　
２１＋　）指向に有効数字が含まれるかどうかをチエツ
クする。このために、演算回路内には、各桁の値のゼロ
を検出する回路と、この回路の出力に基づいて下位に連
なるゼロの桁の数ｍを数える回路と、この数ｍと前記（
ｖ、＋２ｊ、−２ｇ、）とを比較する回路とをもつ、こ
の比較回路による比較において、ｍ＜　（ｖ、＋’ｌｌ
。

−２７！、）ならば切り捨てられる有効桁があることを
示し、１０進オーバーフローマスクビットが１ならば１
０進オーバーフロー例外となる。上記右シフトされたデ
ータは、最下位桁に第２オペランドの符号に相当する符
号（ただし、有効桁の切捨てが発生せずに第１オペラン
ドの値がゼロのときには正符号）が埋め込まれ、第１オ
ペランドのアドレスに合わせて整列されてメモリにスト
アされる。

〔発明が解決しようとする課題〕 上述した従来の情報処理装置では、前者のバイト単位に
処理する場合には、１バイト単位に処理が実行されるの
で、処理の高速化が望めないという欠点がある。

また、後者の複数バイト同時に処理する場合には、ＺＡ
ＶＬ命令専用に第２オペランドの下位に連なる値がゼロ
の桁の数を検出するための回路が必要になって金物量が
増加するか、または別にシフト回路により切り捨てられ
る桁のみのデータを求めてそれがゼロかどうかをチエツ
クする必要があるので、そのための処理時間が増加する
という欠点がある。

本発明の目的は、上述の点に鑑み、ＺＡＶＬ命令のオー
バフローの検出を他の１０進命令のオーバフローの検出
と同様に処理することにより、ＺＡＶＬ命令を少ない金
物量で高速に処理することができるようにした情報処理
装置を提供することにある。

（ＪＢを解決するための手段〕 本発明の情報処理装置は、最下位桁に符号桁を有するパ
ック形式の１０進数の第２オペランドを命令語で指定さ
れた数だけ値がゼロの桁を上位に挿入して第１オペラン
ド位置に転送する命令の処理を行う情報処理装置におい
て、メモリから読み出した第２オペランドを演算回路内
で右詰めになるように整列する整列手段と、この整列手
段により整列された第２オペランドの符号桁をゼロにマ
スクするマスク手段と、このマスク手段によりマスクさ
れたデータを命令語で指定する桁数と第１オペランドお
よび第２オペランドの桁数とに応じて第１オペランドと
して演算回路内で右詰めになるようにローテーションシ
フトするローテーションシフト手段と、このローテーシ
ョンシフト手段によりローテーションシフトされたデー
タの各桁の値がゼロかどうかを検出する桁ゼロ検出手段
と、この桁ゼロ検出手段の出力から上位に連なる値がゼ
ロの桁の数を求め前記ローテーションシフト手段により
ローテーションシフトされたデータの有効桁数を得る有
効桁数取得手段と、この有効桁数取得手段により得られ
た有効桁数と第１オペランドの桁数とを比較する比較手
段と、この比較手段の出力と前記桁ゼロ検出手段の出力
と第２オペランドの符号と１０進オーバーフローマスク
ビットとに応答して条件コードを生成し１０進オーバー
フロー例外を検出するオーバーフロー例外検出手段と、
前記ローテーションシフト手段によりローテーションシ
フトされたデータの最下位桁に結果符号を埋め込む結果
符号埋込み手段と、この結果符号埋込み手段により結果
符号が埋め込まれたデータを第１オペランドのアドレス
に合わせて整列し第１オペランドの長さだけメモリに格
納する格納手段とを有する。

〔作用〕

本発明の情報処理装置では、整列手段がメモリから読み
出した第２オペランドを演算回路内で右詰めになるよう
に整列し、マスク手段が整列手段により整列された第２
オペランドの符号桁をゼロにマスクし、ローテーション
シフト手段がマスク手段によりマスクされたデータを命
令語で指定する桁数と第１オペランドおよび第２オペラ
ンドの桁数とに応じて第１オペランドとして演算回路内
で右詰めになるようにローテーションシフトし、桁ゼロ
検出手段がローテーションシフト手段によりローテーシ
ョンシフトされたデータの各桁の値がゼロかどうかを検
出し、有効桁数取得手段が桁ゼロ検出手段の出力から上
位に連なる値がゼロの桁の数を求めローテーションシフ
ト手段によりローテーションシフトされたデータの有効
桁数を得、比較手段が有効桁数取得手段により得られた
有効桁数と第１オペランドの桁数とを比較し、オーバー
フロー例外検出手段が比較手段の出力と桁ゼロ検出手段
の出力と第２オペランドの符号と１０進オーバーフロー
マスクビットとに応答して条件コードを生成しＩＯ進オ
ーバーフロー例外を検出し、結果符号埋込み手段がロー
テーションシフト手段によりローテーションシフトされ
たデータの最下位桁に結果符号を埋め込み、格納手段が
結果符号埋込み手段により結果符号が埋め込まれたデー
タを第１オペランドのアドレスに合わせて整列し第１オ
ペランドの長さだけメモリに格納する。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明の一実施例の情報処理装置における演
算回路の構成を示す回路ブロック図である。この演算回
路は、メモリ１と、制御回路２と、アライナ３と、レン
グスレジスタ４と、符号レジスタ５と、データレジスタ
６〜８と、シフト量レジスタ９と、レングスデコーダ１
０と、桁ゼロ検出回路１１および１２と、加算器１３と
、桁シフタ１４と、比較回路１５と、書込みマスクレジ
スタ１６と、論理和回路１７と、データレジスタ１８と
、シフト回路１９と、条件コード生成回路２０と、アラ
イナ２１と、結果符号埋込み回路２２とから構成されて
いる。

メモリ１は、プログラムを構成する命令語とオペランド
とを格納する。

制御回路２は、ＺＡＶＬ命令等に基づいて演算回路全体
を制御する。

アライナ３は、メモリｌから読み出したオペランドをオ
ペランドアドレスに応じて以後の演算に都合のいい位置
に整列するとともに演算に不要な部分をゼロにマスクす
る。ＺＡＶＬ命令の場合、メモリ１から読み出された８
バイトの第２オペランドはアライナ３によって右詰めに
シフトされるとともに、８バイトのデータのうちの第２
オペランドでない部分（符号桁を含む）にゼロが埋め込
まれる。

レングスレジスタ４は、オペランドのバイト長を保持す
るレジスタである。バイト長は制御回路２から供給され
る。

符号レジスタ５は、１０進データの符号を保持し、演算
の符号や条件コードの作成に使用される。ＺＡｖ−Ｌ命
令の場合は、第２オペランドがアライナ３からデータレ
ジスタ６および７に転送されるタイミングでその符号が
符号レジスタ５に取り込まれると同時に、符号桁をゼロ
に置き換えたデータがデータレジスタ６および７に転送
される。

データレジスタ６〜８は、演算用の８バイトのデータレ
ジスタであり、加算！Ｓ１３および桁シフタ１４の入力
レジスタである。

シフト量レジスタ９は、桁シフタ１４のシフト量を保持
する。ＺＡＶＬ命令の場合は、桁シフタ１４のシフト量
として（２ｊ＋　　　２ｊ！ｔ　−Ｖ＋　）の値が制御
回路２からシフト量レジスタ９に供給される。

加算器１３は、データレジスタ６および７の内容を１０
進加算する加算回路である。

桁シフタ１４は、データレジスタ８の内容をシフト量レ
ジスタ９に指示される桁数（２１Ｈ２ｊｅｔｖ＋）だけ
シフトするシフト回路である。シフト書（２１＋　　　
２１！ｘ　−Ｖ＋　）が正のときは左シフトを、負のと
きは右シフトを行い、出力は８バイトである。また、桁
シフタ１４は、制御回路２からの指示に応じてローテー
ションシフトと単純シフトとを選択的に実行可能である
。ローテーションシフトの場合、シフトによってこぼれ
た桁は反対側からのシフトインデータとなる。単純シフ
トの場合、シフトインデータはゼロである。ＺＡＶＬ命
令に限らず、ｌＯ進命令は、演算回路内で右詰めされた
演算データを桁シフタ１４と加算器１３とによって演算
し、同じく右詰めされた演算結果を得る。ＺＡＶＬ命令
の場合、第２図に示すように、（オペランドのバイト長
−１）ｉｔ　、ＩｔおよびオフセットＶ、の値により処
理が異なる。第２図において、８バイトのローテーショ
ンシフト／単純シフトとは、桁シフタ１４によってけう
ローテーションシフト／単純シフトであり、１６バイト
のローチーシランシフト／単純シフトとは、１６バイト
の第２オペランド（第２オペランドが１６バイトに満た
ない場合は上位にゼロを補って１６バイトにしたもの）
を桁シフタ１４と加算器１３とを使って行う１６バイト
のローチーシランシフト／単純シフトである。第２図に
おいて、（２ｊ＋　　２１ｚ　　Ｖ＋）く０でかつｚ、
＞７およびＪ　、’　＞　７のときには、オーバーフロ
ーの検出のために従来技術のやり方と同じように右シフ
トによって切り捨てられる部分のデータを別に求め、そ
の値がゼロかどうかをチエツクしなければならない。

桁ゼロ検出回路１１は、データレジスタ６および７にそ
れぞれ保持された８バイトの１０進データを連結した１
６バイトの１０進データの各桁毎にその値がゼロかどう
かを示す桁ゼロ信号Ｚ＋（ｉ＝ｏ〜３１）を検出する。

さらに、桁ゼロ信号２．から始まり上位に連なる値が１
の桁ゼロ信号Ｚｔの数を数えて出力する０例えば、Ｚ＋
＋　Ｚｔ　Ｚｔ・・・Ｚｌ−１１１１０・・・１とする
とＺ、から始まる連続する１の数は４であるから４を出
力する。

桁ゼロ検出回路１２は、データレジスタフの最下位の桁
ゼロを検出する。桁ゼロ検出回路１２の出力は、上記の
桁ゼロ信号Ｚｌ＋と一敗する。

比較回路１５は、レングスレジスタ４内の第１オペラン
ドのバイト長を２倍したもの、すなわち第１オペランド
の桁数（Ｌ＋１）と、３２から桁ゼロ検出回路１１の出
力を引いたもの、すなわちデータレジスタ６および７内
の１６バイトのデータの有効桁数とを比較する。第１オ
ペランドの桁数の方が１６バイトのデータの有効桁数よ
り小さいときには、ストアの際に切り捨てられる有効桁
がありｌＯ進オーバーフロー例外を発生する可能性があ
るので、比較回路１５は１を出力し、それ以外のときに
はＯを出力する。

論理和回路１７は、比較回路１５の出力と桁ゼロ検出回
路１２の出力との論理和をとる。ＺＡＶＬ命令の場合、
右方向のローテーションシフトを行ったときに最下位の
符号桁にも切り捨てられるべき有効数字が入る可能性が
あるため、最下位桁の桁ゼロ信号もオーバーフロー発生
の条件として見る必要がある。

条件コード生成回路２０は、比較回路１５．論理和回路
１７．符号レジスタ５１桁ゼロ検出回路１１および１０
進オーバーフローマスクピントからデータレジスタ６お
よび７に得られた演算結果を第１オペランドとしてメモ
リｌにストアするときの条件コードの生成と例外の検出
とを行う。すなわち、桁ゼロ検出回路１１の出力である
桁ゼロ信号Ｚｉ（ｉ＝０〜３１）が全て１のときには演
算結果はゼロであるから、それを示す条件コードＯを生
成する。

一方、オーバーフローが発生しない場合で少なくとも１
つの桁ゼロ信号Ｚ＋が１でないときには、符号レジスタ
５で示される正負に応じて条件コードを生成する（正の
場合は２、負の場合はｌ）。

さらに、比較回路１５または論理和回路１７によってオ
ーバーフローの発生が検知される場合には、条件コード
３を生成し、１０進オーバーフローマスクビットが１の
ときには、さらに１０進オーバーフロー例外を発生させ
る。論理和回路１７の出力は、ＺＡＶＬ命令の場合にの
み使用され、それ以外の１０進命令のときには比較回路
１５の出力のみがオーバーフローの検出に用いられる。

レングスデコーダ１０は、レングスレジスタ４の内容（
オペランドのバイト長）をデコードし、右端からレング
スレジスタ４の内容の数だけｌが連続した１６ビツトの
データを出力する０例えば、レングスレジスタ４の内容
が３のときには“０ＯＯ００００００００００１１１”
を出力する。これは、演算回路の内部で演算結果は上位
にゼロを拡張して１６バイトとして扱われ、そのために
演算結果が８バイト以内でデータレジスタフに入りきる
場合にもデータレジスタ６にゼロのデータを入れ、合わ
せて１６バイトの演算結果としてオーバーフローの検出
を行うためである。レングスデコーダ１０の出力は、演
算によって得られた右詰めデータのうちの第１オペラン
ドとしてメモリ１にストアされるバイト位置を示してい
る０例えば、前記の“０００００００００００００１１
１”のケースでは、右端の３バイトがストアされること
を示している。

書込みマスクレジスタ１６は、レングスデコーダ１０の
出力を保持する。

結果符号埋込み回路２２は、桁シフタ１４によりローテ
ーションシフトされ加算器１３から出力されたストアデ
ータの最下位桁に結果符号を埋め込む回路である。

データレジスタ１８は、演算によって得られたストアデ
ータを保持するレジスタである。

アライナ２１は、データレジスタ１８内の右詰めされた
第１オペランドであるストアデータを第１オペランドア
ドレスに合わせるために左シフトする回路である。これ
は、制御回路２によってシフト量が与えられて制御され
る。

シフト回路１９は、アライナ２１と同じように制御され
、アライナ２１によってシフトされるデータに合わせて
書込みマスクレジスタ１６の内容をシフトすることによ
って、メモリｌに送られる８バイトのデータのうちの実
際にメモリ１に書き込むべきバイト位置を示す。そのた
めに、メモリ１に送られる８バイトのデータが演算結果
の下位の８バイトのときには、シフト回路１９の出力の
下位の８ビツトが書込みマスク情報としてメモリ１に送
られ、一方、演算結果の上位の８バイトのときには、シ
フト回路１９の出力の上位の８ビツトが書込みマスク情
報としてメモリ１に送られる。

メモリｌは、８バイトのストアデータと８ビツトの書込
みマスク情報とを受は取り、書込みマスク情報に１が立
っているビットに対応するバイトのみをその記憶素子内
に格納する。

次に、このように構成された本実施例の情報処理装置の
動作について、第３図に示す具体例を用いて説明する。

第３図に示す具体例では、ＺＡＶＬ命令は、４バイトの
第２オペランド（１ｔ＝３）を上位に８桁のゼロの桁（
ｖ、＝８）を挿入して６バイトの第１オペランド位ｙｌ
（１，＝５）に転送する。また、第２および第１オペラ
ンドアドレスの下３ビットの値（有効数字を格納する先
頭のバイト位置（ゼロオリジン）を示す）は、それぞれ
１および２とする。’Ｉ＋’！およびｖ、の値から、こ
のケースは第２図に示す１．■、　（ｉ）のケースに相
当する。

メモリ１から読み出される第２オペランドは、第３図（
ｉ）に示すように、８バイトのデータのうちの２バイト
目から始まる４バイトである。最下位桁のＳは符号を表
す、この第２オペランドは、アライナ３によって右詰め
されるとともに符号桁にはゼロが埋め込まれて、第３図
（ｉｉ　）に示すようになる。

次に、制御回路２によって＜２１１１−２１ｚｖｌ）の
値が計算され、この場合には−４（＝２Ｘ５−２Ｘ３−
８）が得られる。これが桁シフタ１４のシフト量となり
、第３図（ｉｉ　）のデータを右に４桁ローテーシッン
シフトすると、第３図（１ｉｉ）に示すようになる。

比較回路１５は、このデータの有効桁数（＝１６）とレ
ングスレジスタ４内の第１オペランドのバイト長（−６
）を２倍した値とを比較する。この場合、前者の方が大
きいためにオーバーフローの可能性があり、１０進オー
バーフローマスクビットが１のときには１０進オーバー
フロー例外を発生する。

次に、結果符号埋込み回路２２は、第３図（ｉｖ　）に
示すように、データの最下位の指に結果符号Ｓを埋め込
む、この場合、データがゼロでないために、第２オペラ
ンドの符号に相当する符号が埋め込まれる。

一方、書込みバイトを指定するために、レングスデコー
ダ１０は、レングスレジスタ４の内容である第１オペラ
ンドのバイト長（−６）をデコードした１６ビツトのパ
ターンを書込みマスクレジスタ１６に設定する（第３図
（ｉｖ　）参照）。

続いて、アライナ２１およびシフト回路１９によって右
詰めされた演算結果および書込みマスク情報が、第３図
（Ｖ）に示すように、第１オペランドのアドレス位置に
シフトされる。

このようにしてシフトされたデータおよび書込みマスク
情報はメモリ１に送られ、書込みマスク情報が１のピッ
トに対応したバイトのみが第１オペランドとしてメモリ
１に格納される。

〔発明の効果〕

以上説明したように本発明は、ＺＡＶＬ命令の処理にお
いて、演算回路内で右詰めに整列された第２オペランド
から同じく右詰めされた第１オペランドを得るために右
シフトが行われる際に右ローテーシッンシフトを行い、
ローテーションシフトしたデータの有効桁数とストアさ
れる第１オペランドの桁数とを比較することによって有
効数字の切捨てによるオーバーフローの発生の検出を行
うことにより、ＺＡＶＬ命令をそれ以外の１０進命令の
オーバーフローの検出と同じように処理でき、ＺＡＶＬ
命令のオーバーフローの検出を少ない金物量の増加で高
速に行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の情報処理装置における演算
回路の構成を示すブロック図、第２図は本実施例の情報
処理装置←よるＺＡＶＬ命令の処理のケース分けを説明
するための図、第３図は本実施例の情報処理装置による
ＺＡＶＬ命令の処理を説明する図、 第４図（ａ）および（ｂ）はＺＡＶＬ命令のフォーマン
トおよび動作を説明する図である。 図において、 １・・・・・メモリ、 ２・・・・・制御回路、 ３．２１・・・アライナ、 ４・・・・・レングスレジスタ、 ５・・・・・符号レジスタ、 ６〜８，１８・データレジスタ、 ９・・・・・シフト量レジスタ、 １０・・・・・レングスデコーダ、 １１、１２・・・桁ゼロ検出回路、 １３・・・・・加算回路、 １４・・・・・桁シフタ、 １５・・・・・比較回路、 １６・・・・・書込みマスクレジスタ、１７・・・・・
論理和回路、 １９・・・・・シフト回路、 ２０・・・・・条件コード生成回路、 ２２・ ・結果符号埋込み回路である。

Claims (1)

1. 【特許請求の範囲】 最下位桁に符号桁を有するパック形式の１０進数の第２
   オペランドを命令語で指定された数だけ値がゼロの桁を
   上位に挿入して第１オペランド位置に転送する命令の処
   理を行う情報処理装置において、 メモリから読み出した第２オペランドを演算回路内で右
   詰めになるように整列する整列手段と、この整列手段に
   より整列された第２オペランドの符号桁をゼロにマスク
   するマスク手段と、このマスク手段によりマスクされた
   データを命令語で指定する桁数と第１オペランドおよび
   第２オペランドの桁数とに応じて第１オペランドとして
   演算回路内で右詰めになるようにローテーションシフト
   するローテーションシフト手段と、このローテーション
   シフト手段によりローテーションシフトされたデータの
   各桁の値がゼロかどうかを検出する桁ゼロ検出手段と、 この桁ゼロ検出手段の出力から上位に連なる値がゼロの
   桁の数を求め前記ローテーションシフト手段によりロー
   テーションシフトされたデータの有効桁数を得る有効桁
   数取得手段と、 この有効桁数取得手段により得られた有効桁数と第１オ
   ペランドの桁数とを比較する比較手段と、この比較手段
   の出力と前記桁ゼロ検出手段の出力と第２オペランドの
   符号と１０進オーバーフローマスクビットとに応答して
   条件コードを生成し１０進オーバーフロー例外を検出す
   るオーバーフロー例外検出手段と、 前記ローテーションシフト手段によりローテーションシ
   フトされたデータの最下位桁に結果符号を埋め込む結果
   符号埋込み手段と、 この結果符号埋込み手段により結果符号が埋め込まれた
   データを第１オペランドのアドレスに合わせて整列し第
   １オペランドの長さだけメモリに格納する格納手段と を有することを特徴とする情報処理装置。