JPS63240626A - 関数演算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、三角関数などの初等関数の演算を短時間に行
なうことを容易にする関数演算器に関する。

〔従来の技術及びその問題点〕

ディジタル信号処理や、ディジタル制御などにおいて用
いられる三角関数などの初等関数演算全シグナルプロセ
ッサなどにより実行する場合、従来多項式近似あるいは
テーブル参照方式が用いられてきた。

多項式近似による方法では、初等関バのティラー展開を
行いこｎを適当な項で打ち切ることにより近似式金求め
るが、１１度よく近似を行うためにはティラー展開多項
式の高次の項まで用いる必要があるため、多くの演算時
間を要していた。

一方、テーブル参照方式では、ｎビット梢度のデータに
対する近似を行うためには２のｎ乗語のメモリ全必要と
するため、ｎが大きいときに多くのメモリ容ｉｔｔ必要
としていた。

本発明の目的は少量のメモＩＪ　ｉ用いながら、初等関
数演算を梢度工くかつ短時間で行うことのできる関数演
算器を提供することにある。

〔問題点を解決するための手段〕

本発明は、初等関数演算を精度よく短時間で行うことの
できる関数演算器に於いて、関数演算を行なう値を入力
し蓄える入力レジスタと、該入力レジスタの上位ビット
を選択出力する量子化器と、近似多項式の係数を蓄える
係数メモリと、該量子化器の出力をもとにして該係数メ
モリのアドレスを生成するアドレス演算器と、該係数メ
モリの出力あるいは後述する加算器の出力の例れかを選
択して出力する選択回路と、該選択回路の出力と該入力
レジスタの出力との乗算を行なう乗算器と、該乗算器の
出力と該係数メモリの出力との加算を行なう加算器を少
なくとも備えて構成される。

〔作用〕

本発明の関数演算器では、入力データの上位ビットを取
り出すことにより入力値の区間分割を行う。例えば、長
さ１の区間内のＮビット入力データＸＮの上位ｎビット
Ｘｎを取シ出すことにょシ［Ｘｎ、Ｘｎ＋２−ｎ）の小
区間が選択される。

Ｘｎによシ定まるアドレスによシ選択された係数メモリ
には区間　［Ｘｎ、Ｘｎ＋２　”）内で最適化７゛　＼ ％、−−、！ された近似多項式の係数を蓄えておく。次に以上によＦ
）得らｎｆｃ係数全用いて乗算器および加算器を用いて
（１）式に示すような多項式演算を行って関数値を求め
る。

Ａ６＋Ａ４Ｘ＋Ａ４Ｘ２ ＋Ａ３Ｘ”＋　　−−・・・・Ａｍ４２Ｘ　　＋Ａｎ、
−２ｘｍ″″１（１）−（ｎ＋り 近似多項式として、例えばＸｎ＋２　　　　のまわりの
ティラー展開式ｉｍ項で打ち切ったｍ−１次多項式會用
いるとこの時の最大誤差は５ｍ次の項のとなる。この之
めＡｍがｌｊり小さいあるいは１に近い時は出力精度’
ｋＭピットとすると、Ｍ＜（ｎ＋１）ｍが満たさｎる工
うにメモリ容量、及び多項式次数を選べば十分な演算精
度が得らｎる。ここで必要な多項式演算（２）式で示す
ようなホーナー法を用いることによジ最小の乗算回数で
実現できる。

Ａｏ＋Ｘ（Ａｔ＋Ｘ（Ａｚ十Ｘ（Ａｓ ＋−−＋　Ｘ　（Ａｍ　Ｚ　　＋Ａｍ＝−ｔ　　Ｘ）　
・・”・・ン　（２）この結果、係数Ａ脩さＪと入力デ
ータＸの乗算。

乗Ｘ器出力Ａｍ＝＋Ｘと係数Ａｍ−乙との加算、加算結
果Ａｍ＝ｚ　＋Ａｍ−＋　　Ｘと入力データの乗算Ｘ（
Ａｍ−ｚ４＋Ａ　ｍ　−＋　）などが直接行える様な演
算回路全提供することにより％（２）式に示されるよう
なホーナー法による多項式演算を痛速に実行することが
できる。

〔実　施　例〕

以下に図面を用いて本発明の詳細な説明する。

第１図μ本発明の一実施例である関数演算器の構成を示
すブロック図である。この関数演算器に図示さｎる工う
に、入カレジスタエ、量子化器２゜アドレスレジスタ３
．係数メモリ４１選択回路５％乗算器６．加算器７、制
御部８から溝戎さル、ここでは２４ビツトのデータを入
力し、２４ビツトの関数値を求めるものである。

上記構成において、入力レジスタｌ　＋１関危演算を行
う語長２４ビツトの入力データの格納を行う。

量子化４２は入力レジスタ１の上位５ピツ）ｋ選択して
出力する。

アドレスレジスタ３μ量子化器２の出力全上位ビットと
しこの下位に２ビツトカウンタを付加して得られる７ビ
ツトのレジスタである。

係数メモリ４は語長２４ビツト、語数１２８語の読み出
し専用メモリでありＯから１を３２等分した各区間にお
いて各区間の中心の周りのティラー展開式（３）の４個
の各項の係数が蓄えられている。

Ｙ＝Ａｏ　＋ＡＩＸ＋ＡｚＸ”　＋　ＡｓＸ３（３）係
数の配置はｎ全Ｘ数としたとき、４ｎ番地には第４項Ａ
３．４ｎ＋１番地には第３項Ａ２，４ｎ＋２４地には第
２項Ａ１，４ｎ＋３番地には第１項Ａｏｋそ扛ぞれ格納
する。こｎらのアドレスにアドレスレジスタ３により指
定される。

選択回路５は係数メモリ４あるいは、後述する加算器７
の出力の何れかを選択して出力する。

乗算器６は、入力レジスタｌの出力と選択回路５の出力
との乗算ヲ行う。

加算器７に係数メモリ４と乗算器６との加算金行って出
力する。

制御部８は係数メモリ４と乗算器６と加算器７を組合せ
ることによりティ１ラ一朕開式勿実行できるようにアド
レスレジスタのカウンタ機能、および選択回路５をｉｆ
ｆ制御する。

次に上記構成を有する関数演算器の動作全説明する。

まず、入力レジスタ１にデータＸｋ入力し、を子化器２
により入力データの上位５ビットｆｆｉ選択して、アド
レスレジスタ３の上位５ピツトに格納する。アドレスレ
ジスタの下位２ビツトに（１予め０が格納されており、
上位５ビツトと合せて得られるアドレスによジ係数メモ
リの読み出しを行う。

以上より読み出された１直は、入力データが含まれる小
区間のティラー展開式の第４項Ａ３であり。

この係数メモリ４の出力全Ａｔ回路５で選択する。

次に、選択回路５で選択さｎたＡ３と入力レジスタ１に
畜えらｎた値Ｘとを２乗算器６ＫＬり乗算を行い、その
結果Ａ３Ｘが得られる。こｎと同時にアドレスレジスタ
３１ｒ：カウントアツプして係数メモリ４からティラー
展開式の第３項Ａｚｋ抗み出す。次に、加算器７で乗算
器６の出力Ａ３Ｘと係数メモリ４の出力Ａ！との刀口算
金行う。次に加算器７の出力Ａ　ｓＸ　＋　Ａ　２１を
選択回路５で選択し、乗算器６にニジ選択回路５の出力
と入力レジスタ１に蓄えらｎた（［Ｘとの乗算を行う。

こｎと同時にアドレスレジスタ３をカウントアツプして
、係数メモリ３からティラー展開式の第２項Ａ１に読み
出す。

次に加算器７で乗算器６の出力（Ａ　ｓＸ　＋　Ａ４）
Ｘと係数メモリ４の出力Ａ１との加算を行う。さらに、
７１０算器７の出力（Ａ３Ｘ＋Ａ２　）Ｘ＋Ａｔ全Ａｔ
回路５で選択し、乗算器６にニジ選択回路５の出力と入
力レジスタエに蓄えら扛た値Ｘとの乗算を行う。これと
同時に、アドレスレジスタ３金カウントアツプして、係
数メモリ３からティラー展開式の第２項Ａｏ　ｋ読み出
す。次に加算器７で乗算器６の出力（（ＡｓＸ＋Ａｘ）
Ｘ＋Ａｔ）Ｘと係数メモリ４の出力ＡＯとの加算金行う
。最後に加算器７の出力（（ＡｓＸ　＋Ａｚ　）　Ｘ＋
　Ａ＋　）　Ｘ＋　Ａ。

を関数値としてとりだす。

以上の方法により求まる関α値の誤差に、ティラー展開
式の第５項にエリ評価できる。第５項をＡ４Ｘ’とする
と、Ｘの絶対値ＩＸＩは１／２６より小さいため、第５
項ｎ　Ａ　４／　２　’以下となる。Ａ４が１より小さ
いあるいはＩＫ近い関数であｎば、木刀式により十分な
精度（２４ビツト）を侍ることができる。

〔発明の効果〕

以上の説明で明らかなように、本発明によれば゛　少量
のメモＩＪ　ｉ用いることにより５区間分割された小区
間の各々に対して最適化さｎた低次の多項式によって三
角関数などの初等関数を短時間でかつ精度よく演算でき
るという効果がある。

【図面の簡単な説明】

第１図は本発明に係わる関数演算器の全体構既を示すブ
ロック図である。 ｌ・・・・・・入力レジスタ、２・・・・・・量子化器
、３・・・・・・アドレスレジスタ、４・・・・・・係
数メモリ、５・・−・・・選択回路、６・・・・・・乗
算器、７・・・・・切口算器、８・−・・−・制御部。 ぜ１１−

Claims (1)

【特許請求の範囲】
1. 多項式近似により関数の演算を行う関数演算器において
   、関数演算を行なう値を入力し蓄える入力レジスタと、
   該入力レジスタの上位ビットを選択出力する量子化器と
   、近似多項式の係数を蓄える係数メモリと、該量子化器
   の出力をもとにして該係数メモリのアドレスを生成する
   アドレス演算器と、該係数メモリの出力と加算器の出力
   との何れかを選択して出力する選択回路と、該選択回路
   の出力と該入力レジスタの出力との乗算を行なう乗算器
   と、該乗算器の出力と該係数メモリの出力との加算を行
   なう該加算器とを備えたことを特徴とする関数演算器。