JPH0211929B2 - - Google Patents

Description

【発明の詳細な説明】

産業上の利用分野 本発明は画像信号等の高速信号処理に適する高
速乗除算器に関するものである。 従来例の構成とその問題点 画像信号のデイジタル処理に乗算および除算は
欠くことのできない重要な演算要素である。これ
らの演算を高速に行うために乗算器および除算器
には並列型が用いられる。 第１図に被乗数および乗数が４ビツトの場合の
並列型乗算器の従来例を示す。x_s〜x₃は被乗数入
力、y_s〜y₃は乗数入力であり、x_sおよびy_sは符号
ビツト、x₁〜x₃およびy₁〜y₃は数値ビツトであ
る。１０１〜１０６はANDゲートであり、第２
図に示す入出力関係となつている。１０７〜１０
９は第３図に示すANDゲートと半加算器で更成
されるブロツクであり、３０１はANDゲート、
３０２は半加算器、Ｓは半加算器の和出力、Co
は桁上げ出力である。１１０〜１１５は第４図に
示すANDゲートと全加算器で構成されるブロツ
クであり、４０１はANDゲート、４０２は全加
算器、Ciは全加算器の桁上げ入力、Ｓは和出力、
Coは桁上げ出力である。１２６はＲゲート、
１１６〜１２１はインバータであり、１２２〜１
２５は第４図４０２に示す全加算器である。 被乗数入力x_s〜x₃および乗数入力y_s〜y₃の部分
積をANDゲートで生成し、各加算器で加算する
ことにより、乗算出力p_s〜p₆が得られる。p_sは符
号ビツト、p₁〜p₆は数値ビツトである。 この様に乗算においてはシフトと加算の繰り返
しであり、部分積を同時に生成できるため並列型
とすることにより高速演算が可能である。 一方、除算においてはシフトと減算をおこなわ
なければならない。つまり除算では１回の減算結
果が次におこなうべき処理を決定する。 第５図に除算器の従来例を示す。v_s〜v₃は被乗
数、d_s〜d₃は除数であり、v_sおよびd_sは符号ビツ
ト、v₁〜v₃およぴd₁〜d₃は数値ビツトである。５
０１〜５１６は第６図に示す全加算器６０１と
ANDゲート６０２，６０３インバータ６０４お
よびＲゲート６０５から成る制御回路で構成さ
れる基本除算ブロツクであり、全加算器６０１は
ａ，ｂ入力および桁上げ入力Ciにより和出力Ｓお
よび桁上げ出力Coを生成する。５１７〜５２９
はEXＲゲート、５３０はインバータ、５３１
〜５３４は半加算器であり、EXＲゲート５１
７〜５２０により入力信号の符号による入力補正
を、又、EXＲゲート５２１〜５２４により制
御信号ｉの補正を行い、EXＲゲート５２５〜
５２８および半加算器５３１〜５３２により出力
補正を行つている。 被除数v_s〜v₃に対して、基本除算ブロツク５０
１〜５０４で構成される段で１回目の除数d_s〜d₃
の減算を行い、５０１の桁上げ信号Coにより制
御信号ｉを生成し基本除算ブロツク５０５〜５０
８で構成される段へ送るべき信号を制御し、この
段で送られた信号に対して２回目の除数d_s〜d₃の
減算を行う。この様に各段での減算を繰り返すこ
とにより、商Q_s〜Q₃および剰余R_s〜R₃が得られ
るが、除算の速度に関しては、各段での減算結果
により次段への信号が決定され、各段における減
算が順序的に行われるため並列型除算器の構成に
おいても高速除算を行うことはできない。 ここで、第１図の乗算器と第５図の除算器を見
比べてみると、基本ブロツクの配置は同じであ
り、この基本ブロツクは加算器を主体にして構成
されている。又、基本ブロツク間の信号転送も似
ている。この様なことから、第１図の乗算器又は
第５図の除算器に若干の制御回路を付加すること
により、乗算と除算が１つの回路で行える並列型
乗除算器が可能であるが、前述の様に、乗算にお
いては並列型とすることにより、部分積と同時に
生成できるので高速乗算が可能である。しかる
に、除算においては各減算が順序性を持つため高
速に演算を行うことができないという欠点があ
る。又、従来の除算器においては被除数および除
数は正規化された数値しか扱えなかつた。 発明の目的 本発明はこの様な問題点を解決すべくなされた
ものであり、高速な除算が可能で回路構成の簡単
な乗除算器を提供するものである。 発明の構成 本発明は除算の場合の演算を被除数と除数の逆
数との乗算で行うよう構成されたもので、乗算を
行う乗算器を有し、除算においては、除数の逆数
の任意の有効桁で正規化した仮数とこの逆数の仮
数と対応する指数を書き込んだ記憶装置より、除
数をアドレスとしてその逆数の仮数およびその逆
数の仮数と対応した指数を続み出し、乗算器によ
り被除数と除数の逆数との乗算を行い、乗算結果
をこの指数値に応じてシフトし桁合わせを行い、
高速演算を可能にしたものである。 実施例の説明 第７図に本発明の実施例を示す。 ７０１は乗算器、７０２は記憶装置であり、７
０３には除数の逆数の任意の有効桁で正規化した
仮数が、７０４にはこの逆数の仮数と対応した指
数が記憶されている。７０５は乗算器７０１の入
力切換回路であり、乗算除算切換信号Ｃにより切
換わり、乗算器７０１へ入力する信号を乗算の場
合には乗数Ｙを、除算の場合には除数によりアド
レスされ記憶装置７０２より続み出される除数の
逆数の仮数とする。７０６は、シフト回路７０７
の制制回路であり、乗算の場合にはシフト量を零
とし、除算の場合には記憶装置から続み出された
除数の逆数の指数をシフト回路７０７へ入力す
る。 この乗除算器において乗算を行う場合には、乗
算器７０１には被乗数Ｘと切換回路７０５より乗
数Ｙが入力され、シフト回路７０７のシフト量は
零であるので、出力Ｐには被乗数Ｘと乗数Ｙの乗
算結果がそのまま出力される。この乗算過程を被
乗数Ｘおよび乗数が４ビツトのバイナリーデータ
の場合を例にとると以下のようになる。

【表】 除算を行う場合には、乗算器７０１には被除数
Ｖと切換回路７０５より、記憶装置７０２から読
み出された除数Ｄの逆数の任意の有効桁で正規化
した仮数が入力され、シフト回路７０７には制御
回路７０６より、記憶装置７０２から読み出され
た除数Ｄの逆数の任意の有効桁で正規化した仮数
と対応した指数が入力され、乗算器７０１の乗算
結果がシフト回路７０７によりシフトされ商Ｑが
得られる。 ここで記憶装置７０２には除数の逆数の仮数と
この逆数の仮数と対応する指数が書き込まれてい
るが、この値は第８図の様になつている。除数(2)
および除数(10)は除数Ｄを２進数および10進数で表
わしたものであり、１／除数(2)は除数Ｄの逆数を
２進数で表わしたものである。記憶データ(2)が、
この記憶装置７０２の逆数の仮数部７０３に書き
込まれる値であり、１／除数(2)の有効数値ビツト
を書き込んでいる。図の例では有効数値４ビツト
としているが、このビツト数は必要な除算の精度
に選べばよい。逆数の指数(10)は、記憶データ(2)を
有効数値４ビツトとしたために生じる桁づれを補
正するためのものであり、この逆数の指数(10)に応
じて乗数器７０１の出力をシフト回路７０７でシ
フトして桁合わせを行う。以下に乗算と同様、被
除数Ｖおよび除数Ｄが４ビツトのバイナリーデー
タの場合の除算過程を示す。

【表】 この様に除数の逆数の有効数値ビツトと被除数
の乗算を行い、対応する量のシフトを行うことに
より精度をおとすことなく除算を行うことができ
る。この方式での除算速度はシフト動作は高速に
実行できるので記憶装置７０２の続み出し速度と
乗算器７０１の乗算速度でほぼ決定される。 ここで記憶装置７０２の記憶容量Ｍは除数Ｄが
４ビツトの場合 Ｍ＝2⁴×（逆数ビツト数＋シフト量ビツト数） となり96ビツトである。 除数Ｄが８ビツトの場合にはＭ＝2816ビツトで
ある。この様に記憶装置の記憶容量は少ない値と
なり、逆数の仮数と逆数の指数を各ビツトを並列
に続み出すことができるので高速読み出しが可能
である。したがつて除算速度は乗算器７０１の乗
算速度が支配的であり、乗除算において、乗算と
除算の速度を大差なく実行することができる。 発明の効果 本発明によれば、乗算器と記憶装置とシフト回
路および切換回路のみの簡単な構成で、除算を高
速に行える乗除算器を実現できる。又、記憶装置
の記憶データと乗算器の乗算形式を同じにしてお
けばどの様な表示形態の入力信号をも処理でき
る。

【図面の簡単な説明】

第１図、第２図、第３図、第４図は乗算器の従
来の説明回路図、第５図、第６図は除算器の従来
例の説明回路図、第７図は本発明の一実施例の乗
除算器の回路図、第８図は記憶装置の記憶内容説
明図である。 ７０１……乗算器、７０２……記憶装置、７０
５……切換回路、７０６……制御回路、７０７…
…シフト回路。

Claims (1)

【特許請求の範囲】
1. １ ２つの数Ａ、Ｂの乗算を行う乗算器と、前記
   乗算器の出力をシフトするシフト回路と、前記数
   Ｂの逆数の任意の有効桁で正規化した仮数および
   前記数Ｂの前記逆数の仮数に対応した指数を記憶
   する記憶装置と、乗算の場合に前記シフト回路の
   シフト量を零にする手段と、除算の場合に、前記
   記憶装置より除数に相当する前記数Ｂの逆数の仮
   数を読み出し前記乗算器に入力する手段と、前記
   記憶装置より前記仮数を読み出し前記指数に従つ
   て前記乗算器の出力をシフトし正しい桁の商を出
   力する手段を有することを特徴とする乗除算器。