JPS60129834A - 乗除算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像信号等の高速信号処理に適する高速乗除算
器に関するものである。

従来例の構成とその問題点 画像信号のディジタル処理に乗算および除算は欠くこと
のできない重要な演算要素である。これらの演算を高速
に行うために乗算器および除算器には並列型が用いられ
る。

第１図に被乗数および乗数が４ビツトの場合の並列型乗
算器の従来例を示す。Ｘ　ｓ−Ｘ　３　は被乗数入力、
ｙｓ−ｙ３　は乗数入力であり、ｘ６およびｙ８は符号
ビット、ｘ１〜ｘ３　およびｙ１〜ｙ３は数値ビットで
ある。１０１〜１０６はＡＮＤゲートであり、第２図に
示す入出力関係となっている。

１０７〜１○９は第３図に示すＡＮＤゲートと半加算器
で構成されるブロックであり、３０１　はＡＮＤゲ−１
−１３０２は半加算器、Ｓは半加算器の和出力、Ｃ０は
桁上げ出力である。１１０〜１１５は第４図に示すＡＮ
Ｄゲートと全加算器で構成されるブロックであり、４Ｏ
１はＡＮＤゲート、４０２は全加算器、Ｃｉは全加算器
の桁上げ入力、Ｓは和出力、ｃｏは桁上げ出力である。

１２６は７：５Ｒゲート、１１６〜１２１はインバータ
であり、１２２〜１２５は第４図４０２　に示す全加算
器である。

被乗数人力ｘｓ−ｘ３　および乗数人力ｙ８〜ｙ３の部
分積をＡＮＤゲートで生成し、各加算器で加算すること
により、乗算出力ｐｓ−Ｐ６　が得られる。ｐＳは符号
ビット、ｐ１〜ｐ６は数値ビットである。

この様に乗算においてはシフトと加算の繰り返しであり
、部分積を同時に生成できるため並列型とすることによ
り高速演算が可能である。

一方、除算においてはシフトと減算をおこなわなければ
ならない。つまり除算では１回の減算結果が次におこな
うべき処理を決定する。

第６図に除算器の従来例を示す。ｖ８〜ｖ３　は被除数
、ｄ８〜ｄ３　は除数であり、ｖＩｌ＋およびｄ５は符
号ビットｖ１〜ｖ３　およびｄ１〜ｄ３　は数値ビット
である。５０１〜５１６は第６図に示す全加算器６０１
　とＡＮＤゲート６０２，６０３　インバータ６０４　
およびＯＲゲート’６０５　から成る制御回路で構成さ
れる基本除算ブロックであり、全加算器６０１　はａ、
ｂ入力および桁上げ入力Ｃ１により和出力Ｓおよび桁上
げ出力Ｃｏを生成する。

５１７〜５２９はＥＸＯＲゲート、５３０　はインノ＜
−タ、５３１〜５３４　ｔｄ−半扉ｊＪ、器テｈ　リ、
ＥＸＯＲゲート６１７〜６２○により入力信号の符号に
よる入力補正を、又、Ｅ　ＸＯＲゲート６２１〜５２４
によ４り制御信号ｉの補正を行い、ＥＸＯＲゲート６２
５〜５２８および半加算器５３１〜６３２により出力補
正を行っている。

被除数ｖ６〜ｖ３　に対して、基本除算ブロック６○１
〜５０４で構成される段で１回目の除数ｄｓ〜ｄ３の減
算を行い、５ｏ１　の桁上げ信号Ｃ０により制御信号１
を生成し基本除算ブロック５０５〜５０８　で構成され
る段へ送るべき信号を制御し、この段で送られた信号に
対して２回目の除数ｄｓ〜ｄ３の減算を行う。この様に
各段での減算を繰り返すことにより、商Ｑｓ−Ｑ３およ
び剰余Ｒ８〜Ｒ３が得られるが、除算の速度に関しては
、各段での減算結果により次段への信号が決定され、各
段における減算が順序的に行われるだめ並列型除算器の
構成においても高速除算を行うことはできない。

ここで、第１図の乗算器と第５図の除算器を見比べてみ
ると、基本ブロックの配置は同じであり、この基本ブロ
ックは加算器を主体にして構成されている。又、基本ブ
ロック間の信号転送も似ている。この様なことか“ら、
第１図の乗算器又は第５図の除算器に若干の制御回路を
付加することにより、乗算と除算が１つの回路で行える
並列型乗除算器が可能であるが、前述の様に、乗算にお
いては並列型とすることにより、部分積と同時に生成で
きるので高速乗算が可能である。しかるに、除算におい
ては各減算が順序性を持つため高速に演算を行うことが
できないという欠点がある。又、従来の除算器において
は被除数および除数は正規化された数値しか扱えなかっ
た。

発明の目的 本発明はこの様な問題点を解決すべくなされたものであ
り、高速な除算が可能で回路構成の簡単な乗除算器を提
供するものである。

発明の構成 本発明は除算の場合の演算を被除数と除数の逆数との乗
算で行うよう構成されたもので、乗算を行う乗算器を有
し、除算においては、除数の逆数とこれに対応するシフ
ト量を書き込んだ記憶装置より、除数をアドレスとして
その逆数およびシフト量を読み出し、乗算器により被除
数と除数の逆数との乗算を行い、乗算結果をシフト量に
応じてシフトし桁合わせを行い、高速演算を可能にした
ものである。

実施例の説明 第７図に本発明の実施例を示す。

７０１　は乗算器、７０２は記憶装置であり、７０３に
は除数の逆数が、７０４にはシフト量が記憶されている
。７○５は乗算器７○１　の入力切換回路であり、乗算
除算切換信号Ｃにより切換わり、乗算器７○１　へ入力
する信号を乗算の場合には乗数Ｙを、除算の場合には除
数によりアドレスされ記憶装置７０２　よシ読み出され
る除数の逆数とする。

７０６　は、シフト回路７○７　の制御回路であり、乗
算の場合にはシフト量を零とし、除算の場合には記憶装
置から読み出されたシフト量をシフト回路７０７　へ入
力する。

この乗除算器において乗算を行う場合には、乗算器７０
１　には被乗数Ｘと切換回路７０５　より乗数Ｙが入力
され、シフト回路７０７　のシフト量は零・であるので
、出力Ｐには被乗数Ｘと乗数Ｙの乗算結果がそのｉｔ高
出力れる。この乗算過程を被乗数Ｘおよび乗数が４ビツ
トのバイナリ−データの場合を例にとると以下のように
なる。

被乗数ｘ　１１０○、（１２（１゜））ｏｏｏ。

ｏｏｏ。

０１０○ ０○ｏ。

十） Ｏ０１０○０○、（４８（１０）　） シフト−０ ＯｏｌｏＯＯＯｌ（４８（１゜）） 除算を行う場合には、乗算器７○１　には被除数■と切
換回路７０５　より、記憶装置７０２　から読み出され
た除数りの逆数が入力され、シフト回路７０７には制御
回路７０６　より、記憶装置７０２から読み出されたシ
フト量が入力され、乗算器７○１　の乗算結果がシフト
回路７０了　によりシフトされ商Ｑが得られる。

ここで記憶装置７○２　には除数の逆数とシフト量が喜
き込まれているが、この値は第８図の様になっている。

除数（２）および除数（１Ｏ）は除数りを２進数および
１Ｑ進数で表わしたものであり、１／除数（２）は除数
りの逆数を２進数で表わしたものである。記憶データ（
２）が、この記憶装置７○２の逆数部７０３　に書き込
まれる値であり、１／除数（２）の有効数値ビットを書
き込んでいる。図の例では有効数値４ビツトとしている
が、このビット数は必要な除算の精度に選べばよい。シ
フト量（１Ｏ）は、記憶データ（２）を有効数値４ビツ
トとしたために生じる桁づれを補正するだめのものであ
り、このシフト量（１Ｏ）に応じて乗算器７０１　の出
力をシフト回路７０７　でシフトして桁合わせを行う。

以下に乗算と同様、被除数■および除数りが４ビツトの
バイナリ−データの場合の除算過程を示す。

被除数ｖ　１１ｏｏ、（１２（１０））１１　○○。

ｏｏｏ。

○　Ｏｏ。

ｏｏｏ。

１１　○０ ＋） １　１　０００００゜ シフト５ビツト １１−０００００　（３（１ｏ）） この様だ除数の逆数の有効数値ピントと被除数の乗算を
行い、対応する量のシフトを行うことにより精度をおと
すことなく除算を行うことができる。

この方式での除算速度はシフト動作は高速に実行できる
ので記憶装置７０２　の読み出し速度と乗算器７０１　
の乗算速度でほぼ決定される。

ここで記憶装置子Ｏ２の記憶容量Ｍは除数りが４ビツト
の場合 Ｍ＝２　Ｘ（逆数ビット数十シフト量ビット数）となり
９６ビツトである。

除数りが８ビツトの場合にはＭ＝２８１６ビツトである
。この様に記憶装置の記憶容量は少ない値となり、逆数
とシフト量の各ビットを並列に読み出すことができるの
で高速読み出しが可能である。

したがって除算速度は乗算器７○１　の乗算速度が支配
的でありミ乗除算において、乗算と除算の速度を大差な
く実行することができる。

発明の効果 本発明によれば、乗算器と記憶装置とシフト回路および
切換回路のみの簡単な構成で、除算を高速に行える乗除
算器を実現できる。又、記憶装置の記憶データと乗算器
の乗算形式を同じにしておけばどの様な表示形態の入力
信号をも処理できる。

【図面の簡単な説明】

第１図、第２図、第３図、第４図は乗算器の従来例の説
明回路図、第６図、第６図は除算器の従来例の説明回路
図、第７図は本発明の一実施例の乗除算器の回路図、第
８図は記憶装置の記憶内容説明図である。 ７０１　・・・・乗算器、７０２　・・・・記憶装置、
７○５・　・切換回路、７○６　・・・制御回路、７０
了　・・・・・シフト回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
１１

Claims (1)

【特許請求の範囲】
1. ２つの数の乗算を行う乗算器と、この乗算器の出力をシ
   フトするシフト回路と、入力信号の逆数および対応する
   シフト量を記憶する記憶装置と、乗算の場合に前記シフ
   ト回路のシフト量を零にする手段と、除算の場合に前記
   記憶装置より入力信号の逆数および対応するシフト量を
   読み出す手段と、乗算結果を前記シフト量に応じてシフ
   トする手段を有することを特徴とする乗除算器。