JPH03127289A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）　産業上の利用分野 本発明はデータ駆動型のデータ処理装置に関するもので
あり、詳しくは、データ駆動型のデータ処理装置の構成
要素として必須である待ち合わせメモリの高速化処理に
関するものである。

（ロ）　従来の技術 データ駆動型のデータ処理装置では、オペランドとして
は、オペランドデータ、パケット行き先番号（ノード番
号）、実行環境識別子（カラー）などを含むパケットと
呼ばれるデータ形式で扱われている。

このような装置に於ては、通常、ノード番号とカラーは
まとめてタグと呼ばれ、このタグ同志が一致する２つの
オペランドパケットを捜し出すことで、演算可能なオペ
ランド対を検出することができる。

従来のオペランド対検出装置の例を第３図に示す。以下
、第３図に従って一致検出の手法を説明する。

一致検出機構は通常待ち合わせメモリと呼ばれるメモリ
ｌ、オペランドパケットのタグから待ち合わせメモリの
アドレスを生成するアドレスジェネレータ２、タグ同志
を比較する比較器３、オペランドパケットの対からオペ
レーションパケット（２つのオペランドデータをもった
演算対象のパケット）を生成するオペレーションパケッ
トジェネレータ４、該装置全体を制御する制御部５から
構成される。

オペランドパケット６が入力されると、アドレスジェネ
レータ２によってオペランドパケット６のタグからメモ
リ１に対する待ち合わせアドレス７が生成される。この
待ち合わせアドレス７が示す待ち合わせメモリ１の番地
にオペランドパケットが格納されている場合、そのパケ
ットが読み出される。そして読み出されたオペランドパ
ケット８のタグと、入力されたオペランドバケ・ノド６
のタグとが比較器３で比較され、比較結果信号９が制御
部５に送られる。制御部５では比較結果信号９に従って
、一致が採れればオペレーションパケットジェネレータ
４にオペレーションノくケラト生成信号１０を送り、オ
ペレーションパケ・７トジエネレータ４でオペレーショ
ンパケット１２を生成する。又、該当のメモリ１の番地
を消去する。

一方、パケットが格納されていないためにタグが一致し
なければ、制御部５は、メモリ１にノ（ゲット書き込み
信号１１を送り、メモリ１では入力されたオペランドパ
ケット６を書き込む。

尚、該当番地にタグの一致しないバケ・ソトがすでに格
納されている場合の動作については種々の方法があるが
、説明の簡略化のためここでは触れない。

以上がオペランドパケットの待ち合わせ機構の動作の概
要である。

（ハ）　発明が解決しようとする課題 以上に述べたように、従来のデータ処理装置に於ては、
待ち合わせメモリｌに通常のメモリ機構を採用していた
ので、第４図の処理タイミング図に示す如く、パケット
が到着するたびに、単位期間（例えば、第Ｔサイクル）
の［読み出し・一致検出コのための読み出しメモリアク
セスとこれに続く単位期間（例えば、第Ｔ＋１サイクル
）の［書き込み／消去］のための書き込みメモリアクセ
スの２回のメモリアクセスが必要となる。従って、この
ような従来装置では、２つのオペランドパケットからそ
れぞれオペレーションパケットを生成するためには、計
４回ものメモリアクセスが必要となるので、パケット待
ち合わせ処理の高速化に支障を来す原因となっていた。

（二〉　課題を解決するための手段 本発明のデータ処理装置は、データ駆動型プロセッサの
ための待ち合わせメモリを、通常のメモリとは異なり、
異なったアドレスに対する読みだし・書き込みが同時に
実行可能なメモリ機構、例えば、２ポートメモリで構成
したものである。

（ホ）　作用 本発明のデータ処理装置に於ては、データ駆動型プロセ
ッサの待ち合わせメモリを異なったアドレスに対する読
みだし・書き込みが同時に実行可能なメモリ機構、例え
ば、２ポートメモリでｔｆＩ戊することにより、２つの
連続する待ち合わせ動作のうちの、先行する待ち合わせ
動作の書き込み動作と、次の読みだし動作とを同時に実
行することが可能になり、待ち合わせ動作のパイプライ
ン的並列実行が可能となる。

（へ）　実施例 本発明によるデータ駆動型プロセッサの待ち合わせ機構
の実施例を第１図に示す。

本実施例装置は、２ポートメモリ２１、オペランドパケ
ットのタグから待ち合わせメモリのアドレスを生皮する
アドレスジェネレータ２２、タグ同志を比較する比較６
２３、オペランドパケットの対からオペレーションパケ
ットを生成するオペレーションパケットジェネレータ２
４、読み出しアドレスをラッチするアドレスラッチ２６
、入力されたオペランドパケットをラッチするパケット
ラッチ２７．２ポートメモリ２１がら読み出したパケッ
トをラッチするメモリラッチ２８、これら全体を制御す
る制御装置２５がら溝底される。

上記の２ポートメモリ２Ｉの動作を第２図に示し、同図
に基づいて以下に、斯様な構成の本発明装置の動作を説
明する。

まず、オペランドパケット３１が入力されると、アドレ
スジェネレータ２２によってオペランドパケット３１の
タグから２ポートメモリ２１に対する待ち合わせアドレ
ス３２が１戊される。この待ち合わせアドレス３２が示
す２ポートメモリ２１の番地にもしオペランドパケット
が格納されていれば、例えば第Ｔサイクルで、そのパケ
ットが読み出される。

そしてこの第Ｔサイクルで引き続き、上述の如く読み出
されたオペランドパケット３３のタグと、入力されたオ
ペランドパケット３１のタグとが比較器２３で比較され
、比較結果信号３４が制御部２５に送られる。また、読
みだしアドレス３２、入力オペランドパケット３１．読
みだしオペランドオパケット３３は、次の書き込みサイ
クル（第Ｔ＋１サイクル）のために、アドレスラッチ２
６、パケットラッチ２７、メモリラッチ２８、にそれぞ
れ格納される。

以上の如くして、１サイクルで［読み出し・−致検出］
処理を行うと共に、これと同一サイクルで、［書き込み
／消去］を行う。

即ち、上述の例えば第Ｔサイクルに於て、制御部２５で
は１サイクル前（第Ｔ−１サイクル）の比較結果信号３
４に従って、一致していればオペレーションパケットジ
ェネレータ２４にオペレーションパケット生成信号３６
を送る。オペレーションパケットジェネレータ２４では
前サイクルに、パケットラッチ２７、メモリラッチ２８
、にそれぞれ格納された入力オペランドパケット３８、
読み出しオペランドオパケット３７からオペレーション
パケット４０を１戊する。また２ポートメモリ２１に対
して書き込み信号３５を送り、アドレスラッチ２６に格
納されている前サイクルのアドレス３９に従って２ポー
トメモリ２１の該当番地を消去する。

一方、１サイクル前の比較結果信号３４に従って、もし
一致していれば、制御部２５は２ポートメモリ２１に対
して書き込み信号３５を送り、アドレスラッチ２６に格
納されている前サイクルのアドレス３９に従って２ポー
トメモリ２１の該当番地にパケットラッチ２７に格納さ
れている入力オペランドパケット３８を書き込む。

以上のようにして、先行する待ち合わせ動作の書き込み
動作と、次の読みだし動作とを同時に実行することが可
能となる。

（ト）発明の効果 本発明によれば、データ駆動型プロセッサのパケット待
ち合わせ機構における、オペランドパケット対の検出と
、待ち合わせメモリへのパケット書き込みとを同時に実
行できるため、パケット待ち合わせ処理の高速化を図る
ことができる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置のパケット待ち合わせ
機構を示す構成国、第２図は第１図の本発明装置の動作
図、第３図は従来装置の構成国、第４図は従来装置の動
作図である。 ２１・・・２ポートメモリ、２２・・・アドレスジェネ
レータ、２３・・・比較器、２４・・・オペレーション
パケットジェネレータ、２５・・・制御部。

Claims (2)

【特許請求の範囲】
1. （１）２つのデータをオペランドとする演算の実行を、
   その２つのオペランドが生成され演算が可能な状態にな
   ったことを検出しその演算を駆動するものであって、演
   算の相手となるオペランドの待ち合わせをメモリ機構で
   行うデータ処理装置に於て、 該メモリ装置を異なったアドレスの読み出しと書き込み
   とが同時に可能な２ポートメモリで構成することにより
   、演算の相手となるオペランドの検出と、相手となるオ
   ペランドが該メモリ装置にない場合のオペランドの格納
   とを、パイプライン的に同時に行なわせることを特徴と
   するデータ駆動型データ処理装置。
2. （２）上記メモリ機構を異なったアドレスの読み出しと
   書き込みとが同時に可能な２ポートメモリで構成するこ
   とにより、演算の相手となるオペランドの検出と、相手
   となるオペランドが検出された場合の該オペランドが存
   在した該メモリ装置のアドレス領域の内容の消去をパイ
   プライン的に同時に行なわせることを特徴とする請求項
   １記載のデータ駆動型データ処理装置。