JPH08212789A

JPH08212789A - 連想メモリ回路及びｔｌｂ回路

Info

Publication number: JPH08212789A
Application number: JP7018163A
Authority: JP
Inventors: Hirohisa Machida; 浩久町田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-02-06
Filing date: 1995-02-06
Publication date: 1996-08-20
Also published as: US5805490A

Abstract

(57)【要約】【目的】仮想アドレスを求めるための所定の加算処理
をＴＬＢ回路内において実行することにより、処理に必
要な時間を短縮する。【構成】ＴＬＢ回路９１はメモリ回路４及び連想メモ
リの一種であるＦＡＣ−ＣＡＭ回路３を有している。Ｆ
ＡＣ−ＣＡＭ回路３には２つのデータ１，２が与えら
れ、ＦＡＣ−ＣＡＭ回路３において仮想アドレスが計算
されつつ、ＦＡＣ−ＣＡＭ回路３が記憶する所定の値と
仮想アドレスとが比較される。その結果、仮想アドレス
に一致する所定の値が存在した場合には、一致信号群５
の少なくとも一つが活性かし、ヒット信号８が出力され
る。【効果】連想メモリにおいてＦＡＣ回路を利用したの
で加算・比較処理が迅速に行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は連想メモリ回路に関
し、特にアドレス変換を行うＴＬＢ回路に関するもので
ある。

【０００２】

【従来の技術】コンピュータの命令処理は一般に、メモ
リから命令をフェッチし（読み出し）、命令をデコード
し（解釈し）、メモリからオペランドをフェッチし、そ
れを処理し、その結果をメモリに書き戻す、という一連
の処理から構成される。そしてさらに次の命令のフェッ
チが実行される。

【０００３】このようなコンピュータを高速化する自明
な方法は、連続する命令の系列を時間軸上で重ね合せて
処理し、コンピュータの速度を制約する構成要素を常に
動作状態に保つことである。その実現方法がパイプライ
ン処理である。

【０００４】図１２及び図１３はパイプライン処理を説
明する模式図である。コンピュータの典型的な命令はい
くつかの段階に分割して処理される。図１２にはＭＩＰ
Ｓ社が開発したＭＩＰＳＲ３０００コンピュータ（以下
Ｒ３０００と呼ぶ。“ＭＩＰＳＲＩＳＣＡｒｃｈｉ
ｔｅｃｔｕｒｅ”，ＧｅｒｒｙＫａｎｅに詳しく説明
されている）における命令の分割の様子を例示してい
る。

【０００５】Ｒ３０００では以下の５つの段階に分割さ
れている。

【０００６】（i）ＩＦ：命令のフェッチ（ii）ＲＤ：命令のデコードとレジスタからのオペラン
ドのフェッチ（iii）ＡＬＵ：命令にしたがって算術論理演算を行う（iv）ＭＥＭ：メモリアクセス（v）ＷＢ：結果をレジスタへ書き込む段階ＲＤはメモリからオペランドをフェッチすることも
あれば、レジスタからフェッチすることもある。これは
最近の高性能なコンピュータが、外部メモリのオペラン
ドを直接ＡＬＵで演算せずに、一度内部のレジスタファ
イルにロードしてから、そのレジスタファイルからオペ
ランドを読み出してＡＬＵ演算を実行することに起因す
る。演算結果を一度レジスタファイルに格納した上で、
レジスタファイルのデータを外部メモリにストアする。
このような演算が行われる理由は、一度利用したオペラ
ンドは何度も利用する可能性が高いので、データのアク
セスが遅い外部のメモリより、データのアクセスが早い
内部のレジスタファイルに置いておいたほうが効率が良
いからである。なお、外部メモリへのアクセスは処理の
高速を指向してキャッシュメモリが介在することもあ
る。

【０００７】命令の処理がこのように５つの段階に分割
された場合、互いに異なる段階の処理はコンピュータ内
の異なる領域（資源）を使用する。そのため、異なる命
令のうち、異なる段階の処理を同時に実行することがで
きる。図１３はこのような段階の重ね合わせを示してい
る。例えば命令１の段階ＲＤは命令１の段階ＩＦと重ね
合せることができ、最高５つの段階が重ね合わせて処理
される。

【０００８】従って、命令の完了には５段階が必要であ
るにもかかわらず、コンピュータ全体では段階が１段進
むごとに１命令の処理が完了する。このような処理の方
式は５段パイプライン処理方式（5-stage pipeline）と
呼ばれている。

【０００９】しかし、Ｒ３０００では各段階を更に詳細
に分割した概念が存在する。図１４はＲ３００の命令の
詳細な分割の概念を示した模式図である。ここでは一つ
の命令が（ａ）ＩＴＬＢ：命令が格納されている仮想アドレスを
物理アドレスに変換する（ｂ）ＩＭＥＭ：（ａ）で変換された物理アドレスから
命令をフェッチする（ｃ）ＩＡＤＤ：分岐先の仮想アドレスを計算する（ｄ）ＲＤ：命令処理に必要なオペランドをレジスタフ
ァイルから読み出す（ｅ）ＤＥＣ：命令をデコードする（ｆ）ＡＬＵ：ＡＬＵ演算を実行する（ｇ）Ｂ：分岐するかどうかを判定する（ｈ）ＤＡＤＤ：オペランドの仮想アドレスを計算する（ｉ）ＤＴＬＢ：オペランドが格納されている仮想アド
レスを物理アドレスに変換する（ｊ）ＤＭＥＭ：（ｉ）で変換された物理アドレスから
オペランドをフェッチする。必要であれば、オペランド
を書き戻す（ｋ）ＷＢ：結果をレジスタファイルへ書き込むの１１個の段階によって処理される。そして、一つの命
令においても複数の段階が重ね合わさって処理される。
図１４に示されるように、段階ＲＤ，ＤＥＣ，ＩＡＤＤ
が同時に処理され、また段階ＡＬＵが処理されている時
に段階ＤＡＤＤ，ＤＴＬＢが処理される。そして段階Ｄ
ＡＤＤ，Ｂが同時に処理される。

【００１０】図１４に示された１１段階の分割の概念は
図１２，及び図１３に示された５段階の分割の概念と、
以下の様に対応づけられる。

【００１１】段階（ａ）及び段階（ｂ）の前半 …段階（i）段階（ｂ）の後半及び段階（ｄ）、並びに段階（ｅ），（ｃ）…段階（ii) 段階（ｆ）並びに段階（ｇ），（ｈ），（ｉ） …段階（iii）段階（ｊ） …段階（iv）段階（ｋ） …段階（v）パイプライン処理にとって最も深刻な問題は分岐命令が
あるときに発生する。コンピュータは通常の処理中で
は、１つの命令をフェッチするたびにプログラムカウン
タの値を１づつ加算することによって、アドレス順に命
令を実行していく。こういった方法では一見して明らか
なように、分岐命令が処理され、アドレス順と異なる命
令をフェッチする必要が生じた場合、分岐に続くすべて
の命令は誤ったアドレスからフェッチされる。

【００１２】例えば図１３のような命令列で命令１が分
岐命令であった場合を考えてみる。図１４において説明
されたように、命令の分岐は段階Ｂにおいて（図１２及
び図１３に示されるところの段階Ｅの前半）に判定され
る。そして判定の後に分岐するかどうかが決定される。
もし分岐する必要がある場合には、実行すべき命令の正
しいアドレスは、命令３の段階ＩＦには間に合うが、命
令２の段階ＩＦには間に合わない。そのため命令２を正
しく実行するができない。

【００１３】通常このような事態を回避するために、命
令２として、命令１の分岐の如何に拘らず実行してかま
わない命令を設ける。このような命令を遅延分岐と呼
び、この遅延分岐の位置は遅延スロット（delay slot）
と呼ばれる。

【００１４】遅延スロットに配置される遅延分岐は、通
常はコンパイラと呼ばれるソフトウェアが用意する。し
かし、命令１の分岐に拘らず実行しても良い命令が存在
しない（コンパイラが見つけることができない）場合は
遅延スロットには何も処理しないという命令（ＮＯＰ）
を設ける。このような命令の存在はコンピュータ全体の
性能を劣化させることになる。

【００１５】既述の様に最近のコンピュータは外部メモ
リのオペランドを直接ＡＬＵで演算せずに、一度内部の
レジスタファイルにロードしてから、そのレジスタファ
イルからオペランドを読み出してＡＬＵ演算を実行す
る。演算結果は一度レジスタファイルに格納してから、
レジスタファイルのデータを外部メモリにストアする。

【００１６】そこで次のような場合も発生する。図１３
で命令１は外部メモリからオペランドをレジスタファイ
ルに書き込む処理をする命令（ロード命令）である場合
を考える。この場合には、外部メモリからロードされる
オペランドは命令１のＷＢの段階でレジスタファイルに
書き込まれる。したがって命令２のＡＬＵの前半ではま
だオペランドがレジスタファイルに存在していない。

【００１７】そのため、命令１でレジスタへと読み込ん
だオペランドを利用する命令は、命令２の位置には配置
することができない。従ってこの命令２の位置には命令
１が呼んでくるオペランドを利用しない命令を配置する
必要がある。しかしそのような命令をコンパイラが発見
できない場合には、先の場合と同様に、何も処理しない
という命令を配置することになる。このような命令の位
置をロードスロット（ロード遅延）と呼ぶ。

【００１８】このように、何もしない命令を設けること
は、パイプライン方式を利用しているコンピュータにと
ってはその性能を劣化させることになる。

【００１９】パイプライン方式のコンピュータではパイ
プラインに区切られた各段階の実行に必要となる処理時
間を均等にすることが大切である。図１５は各段階の実
行に必要となる処理時間が均等でない場合のパイプライ
ン処理を示す模式図である。このような場合には処理の
遅い段階の処理時間が、命令全体の処理時問を決定して
しまう。

【００２０】処理に時間がかかる段階はさらに分割して
パイプラインの段数を多くする方法が採られる場合があ
る。しかし、段数を多くすることは先に述べた遅延スロ
ットを多くすることにもなる。

【００２１】Ｒ３０００では、パイプライン１段の処理
速度は最高のもので４０ＭＨｚ（２５ｎｓｅｃ）であっ
たが、パイプラインの処理をできるだけ均等になるよう
にさらに研究がなされ、Ｒ４０００というコンピュータ
が開発された。

【００２２】図１６はＲ４０００のパイプラインの構成
を示す模式図である。Ｒ４０００は８段のパイプライン
となっていて、その各１段の処理速度は最高のもので１
５０ＭＨｚ（６．７ｎｓｅｃ）である。段階ＩＴＣ及び
段階ＤＴＣにおいてはそれぞれ命令とデータのタグがチ
ェックされる。

【００２３】各１段の処理時間を短くしたため、１段で
処理できない段階ＩＴＬＢ、ＤＴＬＢ、ＩＭＥＭ、ＤＭ
ＥＭは２段に分割して処理される。これらの段階はメモ
リに対してアクセスを行わなければならないため、他の
処理に比べて２倍の時間を必要とする。

【００２４】またＲ４０００では１段の処理速度は大幅
に向上しているが、パイプライン段数を細かくしたた
め、遅延スロットは２段必要であり（Ｒ３０００では１
段で済んでいた）、ロード遅延は３段必要である（Ｒ３
０００では１段で済んでいた）。従って、何も処理でき
ない命令を挿入する場合が増えている。

【００２５】上記のようにＲ４０００の命令の構造を検
討した結果、コンピュータに必要な各段階の処理速度の
向上を指向する場合、ＩＴＬＢ、ＤＴＬＢ、ＩＭＥＭ、
ＤＭＥＭのようにメモリに対するアクセスが必要な段階
を如何に迅速に処理するのかが重要であることが解る。

【００２６】Ｒ４０００の各１段の処理速度は最高のも
ので１５０ＭＨｚであることを考慮して、Ｒ３０００の
処理速度はどの程度向上し得るかを検討する。図１４に
おいて、Ｒ３０００の命令の段階ＩＭＥＭ，ＤＭＥＭは
１サイクルの処理を、他の処理のほとんどが半サイクル
の処理をそれぞれ必要とする事から、７５ＭＨｚの速度
まで高速に実行することは可能であるように考えられ
る。しかしそのためには段階ＩＭＥＭの前半と共に段階
ＩＦを構成する段階ＩＴＬＢや、段階ＡＬＵの後半にお
いて実行される段階ＤＴＬＢの処理は半サイクル（１５
０ＭＨｚ）で完了しなければならないことになる。しか
し、これはＲ４０００の場合（図１６）を検討しても解
るように非常に困難である。

【００２７】そこで、このＴＬＢの処理について迅速に
行うことを考察する。まずＴＬＢについて簡単に説明す
る。最近のコンピュータは３２ビット型のコンピュータ
が一番多く利用されているので、この３２ビット型のコ
ンピュータを例に説明する。

【００２８】３２ビットのコンピュータはアドレス空間
が２の３２乗で約４０億個存在する。そのそれぞれのア
ドレスが８ビットのデータで構成されるから、結局３２
ビットコンピュータには３２０億ビットのメモリが必要
になる。これは現在の技術では、不可能と迄は言えない
ものの、実現にはかなり厳しい数である。たとえ可能で
あったとしても、６４ビット型のコンピュータ（たとえ
ばＲ４０００）が必要とするビット数は天文学的数字に
なり、それをハードウェアとして用意することは不可能
である。また、それらすべての領域を１つのソフトウェ
アが同時に利用することは考えられない。

【００２９】そこで、仮想メモリという概念が導入され
る。これは、すべてのアドレス空間に対応したメモリを
用意するのではなく、少ないメモリであたかもすべての
（３２０億ビットの）アドレス空間を利用しているかの
ようにするものである。このすべてのアドレスを仮想ア
ドレスと呼び、限られた領域を物理アドレスと呼ぶ。

【００３０】仮想アドレスは一般には所定の加算処理に
よって求められる。図１７はＲ３０００の命令としても
用いられる、Ｒ２０００の命令の一つであるロード命令
ＬＢの構成を示す模式図である。係る構成は“ＭＩＰＳ
ＲＩＳＣＡｒｃｈｉｔｅｃｔｕｒｅ”，Ｇｅｒｒｙ
ＫａｎｅのＡ−３５に記載されている。第２１乃至第
２５ビットにおいて存在する“base”はレジスタファイ
ルを特定する。この特定されたレジスタファイルに格納
された３２ビットの値と、ロード命令ＬＢの第０乃至第
１５ビットにおいて存在する“offset”の値とが加算さ
れ、仮想アドレスが求められる。ロード命令ＬＢは、こ
のようにして求められた仮想アドレスに対応した物理ア
ドレスにおいて格納されたデータを、ロード命令ＬＢの
第１６乃至第２０ビットにおいて存在する“rt”が特定
するレジスタファイルに転送する命令である。

【００３１】Ｒ３０００では仮想アドレスの３２ビット
のうち、上位２０ビットを利用して仮想アドレスを物理
アドレスに変換している。したがって、コンピュータ内
では仮想アドレスでデータ処理を実行しているが、実際
にメモリをアクセスする場合は物理アドレスに変換した
アドレスで実行する。このアドレス変換処理をする回路
はＴＬＢ（Translate Lookaside Buffer）回路と呼ばれ
る。ＴＬＢ回路は、仮想アドレスの上位２０ビットを入
力し、自身の有する値と一致するか否かを判断する。一
致した場合、その仮想アドレスが変換されるべき２０ビ
ットの物理アドレスがテーブルから得られる。

【００３２】図１８はＴＬＢ回路９０の構成を例示する
ブロック図である。ＴＬＢ回路９０は、ＣＡＭ（Conten
t Addressable memory）回路と呼ばれるメモリ回路１０
１及び通常のメモリ回路４を備えている。メモリ回路１
０１には既に所定の加算処理が行われることにより、仮
想アドレス１０２が与えられている。

【００３３】メモリ回路４は通常のメモリ回路と動作は
全く同じであるが、通常のメモリ回路のように、ワード
選択信号をデコーダ回路等で生成する、ということがな
いのでデコーダ回路を持っていない。但しワード選択信
号の代わりにＣＡＭ回路１０１から一致信号群５が与え
られている。

【００３４】ＣＡＭ回路１０１は、連想メモリ（associ
ative memory）の１種である。連想メモリは、通常のメ
モリ回路のように外部からデータを記憶したり読み出し
たりする以外に、記憶しているデータと外部のデータと
が一致しているか否かを比較できる機能を有している。

【００３５】ＣＡＭ回路１０１が外部データたる仮想ア
ドレス１０２と一致しているデータを保持している場合
には、ヒット信号８がＴＬＢ回路９０の外部へ出力され
る。一方、外部データと一致したデータがＣＡＭ回路１
０１の何番目のワードに記憶されているかを、一致信号
群５によって通常のメモリ回路４に伝達する。

【００３６】このため、ＴＬＢ回路９０に外部から仮想
アドレス１０２が入力されるとＣＡＭ回路１０１で比較
され、ＣＡＭ回路１０１において仮想アドレス１０２と
一致している値が存在する場合、一致信号群５の少なく
とも１つが“１”となり、ヒット信号８も“１”となっ
て外部のプロセッサにアドレス変換が成功したことを知
らせる。

【００３７】更に、一致信号群５が“１”となったアド
レスに対応して通常のメモリ回路４に格納されたデータ
が、仮想アドレス１０２に対応する物理アドレス７とし
て読み出される。即ち通常のメモリ回路４が上述の「テ
ーブル」に該当する。

【００３８】入力される仮想アドレスデータ１０２が、
ＣＡＭ回路１０１に記憶されているデータと一致しなか
った場合は、ヒット信号８は“０”となり仮想アドレス
が物理アドレスに変換されなかったことをプロセッサに
知らせる。

【００３９】

【発明が解決しようとする課題】マイクロプロセッサを
使用するシステムにおけるメモリ管理システムにおいて
は、仮想メモリという概念が必須なので、以上述べたよ
うなＴＬＢ回路９０は必須のものである。例えばＲ３０
００のパイプラインでは、外部メモリをアクセスする以
前に、仮想アドレスを求める為の所定の加算処理を段階
ＤＡＤＤで実行し、段階ＤＴＬＢによって仮想アドレス
１０２を物理アドレス７に変換する必要がある。つまり
仮想アドレス１０２を求めるための所定の加算処理に必
要な時間に対し、２倍の時間が物理アドレス７の値を得
るまでに必要であった。

【００４０】上記のように従来の技術では、仮想アドレ
スを求めるための所定の加算処理を一旦実行した後、Ｔ
ＬＢ回路によるアドレスの変換を実行し、外部メモリを
アクセスしていたので、この処理時間の長さがコンピュ
ータの性能を向上させることを妨げるという問題点を有
していた。

【００４１】この発明は上記の問題点を解消するために
為されたもので、仮想アドレスを求めるための所定の加
算処理をＴＬＢ回路内において実行することにより、処
理に必要な時間を短縮することを目的とする。

【００４２】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、第１のビット数を有する第１の上位ビ
ット（１ｕ）と第２のビット数を有する第１の下位ビッ
ト（１ｄ）とから構成される第１の値（１）と、前記第
１のビット数よりも小さな第３のビット数を有する第２
の上位ビット（２ｕ）と前記第２のビット数を有する第
２の下位ビット（２ｄ）とから構成される第２の値
（２）との加算を行い、前記加算の結果が少なくとも一
つの、前記第１のビット数を有する比較値（Ｋ）と一致
するか否かを判定する連想メモリ回路である。そして、
（ａ）前記第１の下位ビットと前記第２の下位ビットと
の加算結果が、前記所定のビット数より上位に桁上げを
生じさせるか否かを示す桁上げ信号（３２）を生成する
加算器（３１）と、（ｂ）前記比較値に対応して設けら
れ、その各々が前記第１の上位ビット及び前記第２の上
位ビットをそれらの最下位ビットを揃えつつ、かつ前記
最下位ビットに前記桁上げ信号の論理値をも加えて加算
した結果が、自身が対応する前記比較値と一致するか否
かを示す一致信号（５_i）を出力する一致判定回路（３
０_i又は１１３_i）とを備える。前記一致判定回路の各
々は（ｂ−１）前記第１の上位ビット及び前記第２の上
位ビットをそれらの最下位ビットを揃えつつ、かつ前記
最下位ビットに論理値“０”を加えて加算した結果を前
記一致判定回路に対応する前記比較値と一致するか否か
を示す第１の一致信号候補（４４₀）を出力する第１の
ＦＡＣ回路（４０ａ₀）と、（ｂ−２）前記第１の上位
ビット及び前記第２の上位ビットをそれらの最下位ビッ
トを揃えつつ、かつ前記最下位ビットに論理値“１”を
加えて加算した結果を前記一致判定回路に対応する前記
比較値と一致するか否かを示す第２の一致信号候補（４
４₁）を出力する第２のＦＡＣ回路（４０ａ₁）と、
（ｂ−３）前記桁上げ信号に基づいて前記第１の一致信
号候補及び前記第２の一致信号候補を選択的に前記一致
信号として出力する選択回路（４１）とを有する。

【００４３】この発明のうち請求項２にかかるものは請
求項１記載の連想メモリ回路であって、前記第１のＦＡ
Ｃ回路及び前記第２のＦＡＣ回路のいずれもが（ｘ−
１）前記第１のビット数だけ設けられ、その各々が（ｘ
−１−１）前記一致判定回路に対応する前記比較値を構
成する比較１ビット（Ｄ_k）を記憶する記憶要素（５１
_k）と、（ｘ−１−２）前記第１の上位ビットを構成す
る第１の１ビット（１_k）及び前記第２の上位ビットを
構成する第２の１ビット（２_k）とを入力し、両者の排
他的論理和である和結果（Ｐ_k）及び論理積である桁上
げ結果（Ｇ_k）を出力する半加算器（５９_k）とを備え
る。前記和結果及び前記桁上げ結果及び前記比較１ビッ
トを用いて所定の演算を行い、第１の出力（ｚ_k）及び
第２の出力（Ｖ_k）を出力するＦＡＣ要素（５０_k又は
８０_k若しくは８０_k及び８１）と、（ｘ−２）前記第
１の出力の論理反転の論理積を、前記第１のＦＡＣ回路
においては前記第１の一致信号候補として、前記第２の
ＦＡＣ回路においては前記第２の一致信号候補として、
それぞれ出力する一致信号候補生成手段（６０又は６
１，１３３ａ，１３３ｂ）とを含む。前記所定の演算
は、前記ＦＡＣ要素の各々において（ｙ−１）前記和結
果と、前記比較１ビットの論理反転との論理積を採って
得られる第１の演算結果を求め、（ｙ−２）前記第１の
演算結果と、前記桁上げ結果との論理和を採って得られ
る前記第２の出力を求め、（ｙ−３）前記和結果と、前
記比較１ビットとの排他的論理和を採って第２の演算結
果（Ｗ_k-1）を求め、（ｙ−４）自身よりも下位におい
て隣接する前記ＦＡＣ要素の前記第２の出力（Ｖ_k-1）
と、前記第２の演算結果との排他的論理和を採って前記
第１の出力を求める演算である。但し、前記ＦＡＣ要素
のうち最下位に設けられるものにおける前記（ｙ−４）
にいう「自身よりも下位において隣接する前記ＦＡＣ要
素の前記第２の出力」とは、前記第１のＦＡＣ回路にお
いては前記論理値“０”が、前記第２のＦＡＣ回路にお
いては前記論理値“１”が、それぞれ対応する。

【００４４】この発明のうち請求項３にかかるものは、
請求項２記載の連想メモリ回路であって、前記半加算器
は前記第１のＦＡＣ回路及び前記第２のＦＡＣ回路にお
いてビット毎に共有されて半加算器群（１１０）を構成
する。

【００４５】この発明のうち請求項４にかかるものは請
求項３記載の連想メモリ回路であって、前記第１のＦＡ
Ｃ回路及び前記第２のＦＡＣ回路においてＦＡＣ要素の
全てがビット毎に共有される。前記ＦＡＣ要素のうち前
記最下位ビットに対応するもの以外はその各々が（ｘ−
１−３）前記第１の演算結果を出力するＡＮＤ回路（５
３_k）と、（ｘ−１−４）前記第２の出力を出力するＯ
Ｒ回路（５２_k）と、（ｘ−１−５）前記第２の演算結
果を出力する第１のＥＸ−ＯＲ回路（５６_k）と、（ｘ
−１−６）前記第１の出力を出力する第２のＥＸ−ＯＲ
回路（５５_k）とを更に備える。前記最下位ビットに対
応する前記ＦＡＣ要素は（ｘ−１−７）前記第１の演算
結果を出力するＡＮＤ回路（５３₁）と、（ｘ−１−
８）前記第２の出力を出力するＯＲ回路（５２₁）と、
（ｘ−１−９）前記第２の演算結果を出力する第１のＥ
Ｘ−ＯＲ回路（５６₁）とを更に備える。前記一致判定
回路の各々は（ｂ−４）前記最下位ビットに対応する前
記ＦＡＣ要素の前記第２の演算結果を前記第１のＦＡＣ
回路の前記最下位ビットに対応する前記ＦＡＣ要素の前
記第１の出力として伝達する第１の伝達素子と、（ｂ−
５）前記最下位ビットに対応する前記ＦＡＣ要素の前記
第２の演算結果を前記第１のＦＡＣ回路の前記最下位ビ
ットに対応する前記ＦＡＣ要素の前記第１の出力として
伝達する第２の伝達素子とを更に有する。前記一致信号
候補生成手段は（ｘ−２−１）前記ＦＡＣ要素のうち前
記最下位ビットに対応するもの以外の前記第１の出力の
論理和を出力する第１の論理素子（６１）と、（ｘ−２
−２）前記第１の伝達素子の出力と前記第１の論理素子
の出力との論理和の反転を前記第１の一致信号候補とし
て出力する第２の論理素子（１３３ｂ）と、（ｘ−２−
３）前記第２の伝達素子の出力と前記第１の論理素子の
出力との論理和の反転を前記第２の一致信号候補として
出力する第３の論理素子（１３３ａ）とを備える。

【００４６】この発明のうち請求項５にかかるものは、
請求項１乃至請求項４のいずれかに記載の連想メモリ回
路であって、（ｃ）前記一致信号の全ての論理和を採っ
てヒット信号を出力するヒット信号生成手段（８）を更
に備える。

【００４７】この発明のうち請求項６にかかるものは、
請求項１乃至請求項５のいずれかに記載された連想メモ
リ回路と、前記連想メモリ回路の前記比較値をアドレス
とし、前記アドレスに対応して物理アドレスを格納する
メモリ回路とを備えるＴＬＢ回路である。前記第１の値
と前記第２の値の前記加算の結果を仮想アドレスとし、
前記一致信号を介して前記仮想アドレスを前記物理アド
レスに変換する。

【００４８】

【作用】この発明のうち請求項１にかかる連想メモリ回
路においては、第１のＦＡＣ回路は、第１の下位ビット
と第２の下位ビットとの加算による桁上げが存在しない
と仮定して第１の上位ビットと第２の上位ビットとの加
算結果が比較値に一致するか否かを計算する。また、第
２のＦＡＣ回路は、第１の下位ビットと第２の下位ビッ
トとの加算による桁上げが存在すると仮定して第１の上
位ビットと第２の上位ビットとの加算結果が比較値に一
致するか否かを計算する。第１のＦＡＣ回路及び第２の
ＦＡＣ回路における上位ビットの計算は、加算器におけ
る計算と同時に行われる。

【００４９】この発明のうち請求項２にかかる連想メモ
リ回路においては、第１のＦＡＣ回路及び第２のＦＡＣ
回路において第１の上位ビットと第２の上位ビットとを
ビット毎に計算する際に、桁上げは高々１ビットしか伝
搬しない。

【００５０】この発明のうち請求項３にかかる連想メモ
リ回路においては、半加算器群は、いずれの前記一致判
定回路が有する第１のＦＡＣ回路及び前記第２のＦＡＣ
回路に対しても、和結果及び桁上げ結果を入力する。

【００５１】この発明のうち請求項４にかかる連想メモ
リ回路においては、一致判定回路のそれぞれにおいて、
ＦＡＣ要素は第１のＦＡＣ回路及び第２のＦＡＣ回路に
対して共有されてビット毎に第１及び第２の出力を得
る。

【００５２】この発明のうち請求項５にかかる連想メモ
リ回路においては、第１及び第２の値を加算した結果が
いずれかの比較値と一致した場合にヒット信号が活性化
する。

【００５３】この発明のうち請求項６にかかるＴＬＢ回
路においては、仮想アドレスに対応する物理アドレスが
存在するか否かは一致信号によって判定される。

【００５４】

【実施例】

実施例１：図１はこの発明に係るメモリ回路の一例であ
るＴＬＢ回路９１の構成を示すブロック図である。ＴＬ
Ｂ回路９１はＴＬＢ回路９０の構成に対し、ＣＡＭ回路
１０１をＦＡＣ−ＣＡＭ回路３で置換した構成を有して
いる。ＦＡＣ−ＣＡＭ回路３もＣＡＭ回路１０１と同様
に一致信号群５及びヒット信号８を出力する。

【００５５】しかし、ＦＡＣ−ＣＡＭ回路３には仮想ア
ドレス１０２は入力されない。その代わり、仮想アドレ
スを生成するための２つのデータ１，２が与えられる。
これらは従来の技術において例示した“base”の指定す
るレジスタファイルに格納された３２ビットの値と“of
fset”の１６ビットの値に相当し、互いに加算されるこ
とによって仮想アドレスが生成される。

【００５６】なお、以下の説明ではメモリや本発明に直
接に関係しない読み出し回路の詳細については省略す
る。

【００５７】図２はＦＡＣ−ＣＡＭ回路３の構成を例示
するブロック図である。ＦＡＣ−ＣＡＭ回路３は第１の
改良されたＦＡＣ回路３０_i（ｉ＝１，２，…，ｍ）、
加算器３１及びＯＲ回路３３を備えている。「改良され
た」と付加したのは後述する公知のＦＡＣ回路（ Fast
Adder-Comparator）に対して改良したことを示してい
る。第１の改良されたＦＡＣ回路３０_iの個数ｍは仮想
アドレスから変換されるべき物理アドレスの数と一致す
る。

【００５８】第１の改良されたＦＡＣ回路３０_iにはデ
ータ１，２の上位ビット群が入力され、加算器３１には
データ１，２の下位ビット群が入力される。たとえば、
Ｒ３０００の場合にはデータ１，２としてそれぞれ３２
ビット及び１６ビットの値が用いられるので、上位ビッ
ト群としてはデータ１の上位２０ビット１ｕ及びデータ
２の上位４ビット２ｕが、下位ビット群としてはデータ
１の下位１２ビット１ｄ及びデータ２の下位１２ビット
２ｄが、それぞれ相当する。

【００５９】加算器３１はデータ１，２の下位ビット群
を加算し、その結果桁上げが生じたか否かを桁上げ信号
３２によってＦＡＣ回路３０_iに伝達する。データ１，
２の上位ビット群及び桁上げ信号３２は第１の改良され
たＦＡＣ回路３０_iのすべてに対して並列に入力されて
いる。

【００６０】第１の改良されたＦＡＣ回路３０_iの各々
は一致信号５_iを出力する。一致信号５_iは一致信号群
５を構成する。一致信号群５の論理和を採ることによ
り、ＯＲ回路３３はヒット信号８を出力する。

【００６１】図３は第１の改良されたＦＡＣ回路３０_i
の構成を例示するブロック図である。いずれの第１の改
良されたＦＡＣ回路３０_iも後述する公知のＦＡＣ回路
４０ａ₀，４０ａ₁、論理値“１”に相当する電位点４
２及び論理値“０”に相当する電位点４３、並びにＦＡ
Ｃ回路４０ａ₀，４０ａ₁のそれぞれの出力４４₀，４
４₁を選択的に一致信号５_iとして出力する選択回路４
１を備えている。

【００６２】データ１，２はＦＡＣ回路４０ａ₀，４０
ａ₁の両方に並列に入力され、これら及び論理値
“０”，“１”を論理演算することにより、出力４
４₀，４４₁が求められる。ＦＡＣ回路４０ａ₀，４０
ａ₁の両方には等しい値が記憶されており、上記論理演
算によって得られた値と記憶された値との一致／不一致
に応じて出力４４₀，４４₁はいずれも“１”／“０”
を採る。

【００６３】図４はＦＡＣ回路４０ａ_j（ｊ＝０，１）
の構成を例示する回路図である。いずれのＦＡＣ回路４
０ａ_jも１ビットのＦＡＣ要素５０_k（ｋ＝１，２，
…，２０）と２０ビット入力のＮＯＲ回路６０とを備え
ている。ＦＡＣ回路４０ａ_j一つ当たりの１ビットのＦ
ＡＣ要素５０_kの個数は上位ビットの数と等しい。その
ためここでは２０個備えられている。ＮＯＲ回路６０の
入力端数も同様である。図４において左側程下位ビット
に対応するＦＡＣ要素５０_kが配置されている。

【００６４】ＦＡＣ要素５０_kは従来のＣＡＭ回路１０
１で記憶されていた値を１ビット毎に記憶する記憶要素
５１_k、ＯＲ回路５２_k、ＡＮＤ回路５３_k、ＮＯＴ回
路５４_k、ＥＸ−ＯＲ回路５５_k，５６_k、半加算器５
９_kを構成するＥＸ−ＯＲ回路５７_k及びＡＮＤ回路５
８_kを備えている。

【００６５】半加算器５９_kにはデータ１，２の上位ビ
ット１ｕ，２ｕの下から第ｋビット目の１ビット１_k，
２_kが与えられる。半加算器５９_kの桁上げＧ_kはＯＲ
回路５２_kの一方の入力端に、半加算器５９_kの和Ｐ_k
はＡＮＤ回路５３_kの一方の入力端及びＥＸ−ＯＲ回路
５６_kの一方の入力端に、それぞれ与えられている。

【００６６】記憶要素５１_kの記憶する値Ｄ_kはＥＸ−
ＯＲ回路５６_kの他方の入力端及びＮＯＴ回路５４_kの
入力端に与えられ、ＮＯＴ回路５４_kの出力はＡＮＤ回
路５３_kの他方の入力端に与えられる。ＡＮＤ回路５３
_kの出力はＯＲ回路５２_kの他方の入力端に与えられ
る。ＯＲ回路５２_kの出力はＦＡＣ要素５０_kの桁上げ
Ｖ_kとなる。

【００６７】ＥＸ−ＯＲ回路５５_kの一方の入力端には
ＥＸ−ＯＲ回路５６_kの出力Ｗ_k-1が与えられる。ＥＸ
−ＯＲ回路５５_kの他方の入力端には、ｋ＝１の場合に
は“１”または“０”の値が与えられる。ＦＡＣ回路４
０ａ₀において備えられているＦＡＣ要素５０₁の有す
るＥＸ−ＯＲ回路５５₁の他方の入力端には“０”が、
ＦＡＣ回路４０ａ₁において備えられているＦＡＣ要素
５０₁の有するＥＸ−ＯＲ回路５５₁の他方の入力端に
は“１”が、それぞれ与えられることになる。これらの
入力は、電位点４２，４３によって与えられるものであ
る。

【００６８】また、ＥＸ−ＯＲ回路５５_kの他方の入力
端には、ｋ＞１の場合にはＦＡＣ要素５０_k-1のＯＲ回
路５２_k-1からの桁上げＶ_k-1が与えられる。

【００６９】ＦＡＣ要素５０_kのＥＸ−ＯＲ回路５５_k
の出力ｚ_kは全てＮＯＲ回路６０の入力端に与えられ、
それらの論理反転の積が出力４４_jとして求められる。

【００７０】ＦＡＣ要素５０_kのＥＸ−ＯＲ回路５５_k
の出力ｚ_kはＦＡＣ要素５０_k-1の桁上げＶ_k-1と、記
憶要素５１_kの記憶する値Ｄ_kと、データ１，２の１ビ
ット１_k，２_kによってのみ定まり、ＦＡＣ要素５０
_k-1よりも下位のＦＡＣ要素５０_n（ｎ＜ｋ−１）の演
算結果には依存しない。即ち、ＦＡＣ回路４０ａ_jにお
ける桁上げは高々１個の上位のビットだけにしか伝搬し
ない。従って、データ１，２の上位ビット１ｕ，２ｕの
加算と、その加算の結果と記憶要素５１_kの記憶する値
Ｄ_kによって定まる２０ビットの値との比較とが、高速
に行われることになる。

【００７１】このように加算処理と比較処理とをまとめ
て実行できるＦＡＣ回路は“Evaluation of A+B=K Cond
itions Without Carry Propagation”（JCS,Vol.41,No.
11,pp1484-1488）に記載されている。ＦＡＣ回路を利用
すれば、加算して比較する処理を併せて高速に（通常の
比較回路と同等の速度で）実行することができるように
なる。その理由を上記文献に従って説明する。

【００７２】データ１，２の上位ビット１ｕ，２ｕの加
算結果はＲ＝（ｒ_s，ｒ_s-1，…，ｒ₁）として考えら
れる。ここで値ｓは上位ビットの個数であり、ここでは
２０に等しい。比較されるべき値はＫ＝（Ｄ_s，
Ｄ_s-1，…，Ｄ₁）として考えられる。Ｒ＝Ｋのときに
Ｅ＝１であり、それ以外ではＥ＝０となる判定結果を得
るためにはＥを数１のように定義すれば良いことは明白
である。

【００７３】

【数１】

【００７４】但し、データ１，２の１ビット１_k，２_k
の値をそれぞれＡ_k，Ｂ_kとした。

【００７５】一方、ＦＡＣ要素５０_kの構成上、数２が
成立する。

【００７６】

【数２】

【００７７】従って、

【００７８】

【数３】

【００７９】がＥに等しいことが示されれば、ＦＡＣ回
路４０ａ_jにおいて加算処理と比較処理とをまとめて実
行できることが示されることになる。

【００８０】簡単のため、まずＶ₀＝０であるＦＡＣ回
路４０ａ₀について説明する。ｋ＝１のとき、数２から

【００８１】

【数４】

【００８２】となる。この時

【００８３】

【数５】

【００８４】であるのでｋ＝１においてＺ＝Ｅ、即ちＺ
₁＝Ｅ₁が成立することが解る。

【００８５】次に、Ｚ_k-1＝Ｅ_k-1が成立したものと仮
定する。

【００８６】

【数６】

【００８７】であるので、Ｚ_k-1＝Ｅ_k-1の値が“０”
ならばＺ_k＝Ｅ_k ＝０が成立する。Ｚ_k-1＝Ｅ_k-1の値
が“１”ならば

【００８８】

【数７】

【００８９】となる。従って、

【００９０】

【数８】

【００９１】が示されれば数学的帰納法により、数３が
Ｅに等しいことが証明される。

【００９２】数２から

【００９３】

【数９】

【００９４】が得られる。数１及び数７から

【００９５】

【数１０】

【００９６】が得られるので、数９及び数１０から

【００９７】

【数１１】

【００９８】が得られて数８が示されたことになる。

【００９９】同様にして、Ｖ₀＝１であるＦＡＣ回路４
０ａ₁ は、Ｒ＋（０…０１）＝ＫのときにＥ＝１であ
り、それ以外ではＥ＝０となる判定結果を得ることにな
る。

【０１００】図２乃至図４を参照してＦＡＣ−ＣＡＭ回
路３の動作を説明する。デコードされた命令が、例えば
メモリアクセスのため、レジスタファイルからのデータ
の読み出しを必要とするものである場合を考える。

【０１０１】レジスタファイルからデータを読み出すた
めには物理アドレスを求める必要があり、それには仮想
アドレスを求めることが前提となる。既述のように仮想
アドレスを求めるためには２つのデータ１，２の加算処
理が必要であり、データ１，２は上位の２０ビット１
ｕ，２ｕが第１の改良されたＦＡＣ回路３０_iに与えら
れ、下位の１２ビット１ｄ，２ｄは加算器３１に与えら
れる。

【０１０２】加算器３１の行う加算処理は１２ビットの
値に対するものであるので、従来において仮想アドレス
を求める際に行われていた３２ビットの値の加算より
も、相当高速に計算結果が求められる。その結果、桁上
げが生じたか否かを示す桁上げ信号３２が第１の改良さ
れたＦＡＣ回路３０_iに与えられる。

【０１０３】第１の改良されたＦＡＣ回路３０_iでは既
述のようにデータ１，２の上位ビット１ｕ，２ｕの加算
と、その加算の結果と記憶要素５１_kの記憶する値Ｄ_k
によって定まる２０ビットの値との比較とが、高速に行
われる。但し、第１の改良されたＦＡＣ回路３０_iでは
ＦＡＣ回路４０ａ₀，４０ａ₁のそれぞれにおいて加算
及び比較が行われ、それぞれ下位の１２ビット１ｄ，２
ｄ同士の加算結果に桁上げが生じない場合及び生じた場
合に対応した動作が行われる。

【０１０４】即ち、下位の１２ビット１ｄ，２ｄ同士の
加算結果に桁上げが生じない場合には桁上げ信号３２が
“０”であって、正しい比較結果はＦＡＣ回路４０ａ₀
の出力４４₀によって得られる。また下位の１２ビット
１ｄ，２ｄ同士の加算結果に桁上げが生じる場合には桁
上げ信号３２が“１”であって、正しい比較結果はＦＡ
Ｃ回路４０ａ₁の出力４４₁によって得られる。

【０１０５】このように、下位ビットの加算結果の桁上
げ信号３２の採る２つの値に対応して２つの回路を用意
し、同時に上位ビットの加算・比較処理を実行しておく
ことにより、桁上げ信号３２を得るのに要する時間を待
つ必要がなくなる。つまり「下位１２ビットの加算」
と、「上位２０ビットの加算と比較」が同時に実行でき
る。しかもＦＡＣ回路４０ａ_jにおける桁上げ信号の伝
搬は高々隣接するビット間に限られるので、出力４
４₀，４４₁は桁上げ信号３２より高速に得られる。

【０１０６】選択回路４１は桁上げ信号３２に基づい
て、出力４４₀，４４₁の内正しい比較結果が得られる
ものを一致信号５_iとして出力する。

【０１０７】少なくとも１つの一致信号５_iの値が、一
致を示す“１”であった場合、ヒット信号８は“１”と
なり、プロセッサにアドレス変換が成功したことを知ら
せる。更に、一致信号群５の内、値が“１”であるもの
に対応するアドレスのデータが物理アドレス７として出
力される（図１）。

【０１０８】なお、ＦＡＣ要素５０_kのうち最上位に設
けられるもの（上記説明ではＦＡＣ要素５０₂₀が相当す
る）はＡＮＤ回路５８₂₀，ＯＲ回路５２₂₀を省略して素
子数を低減することができる。桁上げＶ₂₀を出力する必
要がないためである。

【０１０９】本発明において、上記文献において紹介さ
れたＦＡＣ回路をただ単にそのまま並列に設けてＦＡＣ
−ＣＡＭ回路３を構成することには問題がある。ＦＡＣ
回路はたとえば３２ビットのデータであれば、３２ビッ
トの全てを比較した場合だけしか正しい比較結果を求め
ることができない。一方、ＴＬＢ回路９１では普通は３
２ビットのうち上位の幾つかのビットのみを比較するこ
とになり、それ以外の下位のビットは比較する必要がな
い。その一方、下位ビットの加算の結果得られる桁上げ
を考慮する必要がある。

【０１１０】かような理由のため、本発明では単にＦＡ
Ｃ回路をＦＡＣ−ＣＡＭ回路３として適用するのではな
い。本発明のＦＡＣ−ＣＡＭ回路３は、下位ビットの加
算を行い、その桁上げが生じるか否かを示す桁上げ信号
３２を出力する加算器３１と、桁上げが生じたか否かに
それぞれ対応する比較結果を得る一対のＦＡＣ回路４０
ａ₀，４０ａ₁と、その出力４４₀，４４₁を桁上げ信
号３２に基づいて選択的に一致信号５_iとして出力する
選択回路４１とが必要となるのである。

【０１１１】図５は本実施例にかかるＴＬＢ回路９１を
用いた場合のパイプライン方式を示す模式図である。段
階ＩＴＬＢにおいて段階ＩＡＤＤの処理が、段階ＤＴＬ
Ｂにおいて段階ＤＡＤＤの処理が、それぞれ同時に行わ
れるので物理アドレス７の値を求める処理時間の長さが
コンピュータの性能を向上させることを妨げることはな
い。

【０１１２】なお、上記文献においてはＦＡＣ回路を分
岐命令の分岐判定と分岐先命令のアドレスを計算するた
めに利用していたため、ＦＡＣ回路を採用するか否かに
よって命令に変更が必要となる場合がある。即ちＦＡＣ
回路を採用する以前において用いられていたソフトウェ
アに変更が必要となる場合がある。これに対して本発明
ではソフトウェアの変更は一切必要ではない。一つの命
令を実行するパイプライン処理の処理時間が短縮される
に過ぎず、それ以外の変更を必要とはしないためであ
る。

【０１１３】実施例２：図６はＦＡＣ−ＣＡＭ回路３の
他の構成を例示するブロック図である。図２に示された
構成と比較して半加算器群１１０が追加され、第１の改
良されたＦＡＣ回路３０_iに置換して第２の改良された
ＦＡＣ回路１１３_i（ｉ＝１，２，…，ｍ）が設けられ
ている。

【０１１４】第２の改良されたＦＡＣ回路１１３_iには
第１の改良されたＦＡＣ回路３０_iのようにデータ１，
２の上位ビット１ｕ，２ｕがそのまま与えられるのでは
ない。その替わりに半加算器群１１０の和結果１１１及
び桁上げ結果１１２が与えられる。これらの和結果１１
１及び桁上げ結果１１２は半加算器群１１０がビット毎
に上位ビット１ｕ，２ｕを加算することによって求めら
れる。

【０１１５】図７は半加算器群１１０の構成を例示する
回路図である。半加算器群１１０は加算すべき上位ビッ
トの個数（ここでは２０個）と同数の半加算器１２０_k
（ｋ＝１，２，…，２０）を備えており、ビット毎にデ
ータ１，２の上位ビット１ｕ，２ｕが与えられている。
すなわち半加算器１２０_kにはデータ１，２の上位ビッ
ト１ｕ，２ｕの下から第ｋビット目の１ビット１_k，２
_kが与えられる。

【０１１６】半加算器１２０_kはＦＡＣ要素５０_kの備
える半加算器５９_kと同一の構成を採っている。従って
半加算器１２０_kは和Ｐ_k，桁上げＧ_kを与えることに
なる。そして和結果１１１及び桁上げ結果１１２はそれ
ぞれ（Ｐ₁Ｐ₂…Ｐ_k…Ｐ₂₀），（Ｇ₁Ｇ₂…Ｇ_k…Ｇ
₂₀）として得られることになる。

【０１１７】ここで、出力Ｐ_k，Ｇ_kはビット毎に独立
して（すなわち桁上げの伝搬がなく）求められる。従っ
て、和結果１１１及び桁上げ結果１１２は非常に高速に
求められる。

【０１１８】図８は第２の改良されたＦＡＣ回路１１３
_iの構成を例示する回路図である。図３に示された第１
の改良されたＦＡＣ回路３０_iの構成と比較すると、Ｆ
ＡＣ回路４０ａ₀，４０ａ₁がそれぞれＦＡＣ回路４０
ｂ₀，４０ｂ₁に置換されている。そしてこれらのいず
れにもデータ１，２の上位ビット１ｕ，２ｕが与えられ
る替わりに和結果１１１及び桁上げ結果１１２が与えら
れている。

【０１１９】図９はＦＡＣ回路４０ｂ_j（ｊ＝０，１）
の構成を例示する回路図である。いずれのＦＡＣ回路４
０ｂ_jも１ビットのＦＡＣ要素８０_k（ｋ＝１，２，
…，２０）と２０ビット入力のＮＯＲ回路６０とを備え
ている。ＦＡＣ回路４０ｂ_jはＦＡＣ回路４０ａ_jにお
いてＦＡＣ要素５０_kをＦＡＣ要素８０_kに置換した構
成となっている。

【０１２０】ただし、既に和結果１１１及び桁上げ結果
１１２が求められているので、ＦＡＣ要素８０_kには半
加算器５９_kは必要ない。実施例１においてはＦＡＣ回
路４０ａ₀，４０ａ₁において半加算器５９_kは同一の
処理を重複して行っていた。しかし実施例２では半加算
器群１１０が半加算器５９_kと同一機能を果たしてい
る。換言すれば実施例２は実施例１におけるＦＡＣ回路
４０ａ₀，４０ａ₁の半加算器５９_kを共有させ、半加
算器群１１０として纏める技術を紹介している。

【０１２１】この様に構成されたＦＡＣ回路４０ｂ_jが
ＦＡＣ回路４０ａ_jと同様に動作することは明かであ
る。従って、第２の改良されたＦＡＣ回路１１３_iも第
１の改良されたＦＡＣ回路３０_iと同様に動作すること
は明かであり、よって図６に示された回路も図２に示さ
れた回路と同様に動作することも明白である。

【０１２２】一方、実施例１においてはＦＡＣ回路４０
ａ_jのいずれにおいても（Ｐ₁Ｐ₂…Ｐ_k…Ｐ₂₀），
（Ｇ₁Ｇ₂…Ｇ_k…Ｇ₂₀）が計算されている。簡単のた
めに最上位のＦＡＣ要素５０₂₀にも半加算器５９₂₀が設
けられていた場合を考えれば、半加算器５９_kは上位ビ
ットの個数２０の２倍の４０個必要であった。これに対
して実施例２においては（Ｐ₁Ｐ₂…Ｐ_k…Ｐ₂₀），
（Ｇ₁Ｇ₂…Ｇ_k…Ｇ₂₀）を半加算器群１１０において
求めているので、実施例１の半加算器５９_kに対応する
半加算器１２０_kは上位ビットの個数２０だけしか必要
ではない。

【０１２３】このように、実施例２においてはＦＡＣ回
路の加算機能の２つ分を一括して処理するので、処理速
度を損なうことなく素子数を低減することができ、回路
の集積度を向上させることができる。

【０１２４】実施例３：実施例３は実施例２の第２の改
良されたＦＡＣ回路１１３_iの他の構成を提供するもの
である。従って、実施例３においても図６に示されたＦ
ＡＣ−ＣＡＭ回路３の構成が用いられる。

【０１２５】図１０は第２の改良されたＦＡＣ回路１１
３_iの他の構成を例示する回路図である。図８に示され
た回路と同様に、出力４４₀，４４₁を桁上げ信号３２
に基づいて選択的に一致信号５_iとして出力する選択回
路４１が設けられている。これらの出力４４₀，４４₁
は実施例２とは異なり、それぞれ別個のＦＡＣ回路から
求められるのではない。実施例３においては、第２の改
良されたＦＡＣ回路１１３_iのそれぞれは唯一のＦＡＣ
回路４０ｃを有している。実施例２においてはＦＡＣ回
路４０ｂ₀，４０ｂ₁の機能に共通した部分が多いた
め、実施例３においてはかかる共通した部分を唯一のＦ
ＡＣ回路４０ｃに担当させ、共通していない部分につい
ては別途機能を追加することにより、素子数の低減を図
っている。

【０１２６】ＦＡＣ回路１１３_iは選択回路４１及びＦ
ＡＣ回路４０ｃの他、論理値“１”に相当する電位点４
２及び論理値“０”に相当する電位点４３、ＮＯＲ回路
１３３ａ，１３３ｂ、ＥＸ−ＯＲ回路１３３ｃ，１３３
ｄ、並びにデータ１，２の上位ビット１ｕ，２ｕのビッ
ト数よりも１少ない（ここでは２０−１＝１９）個数の
入力端を有するＯＲ回路６１を備えている。

【０１２７】ＦＡＣ回路４０ｃはデータ１，２の上位ビ
ット１ｕ，２ｕのビット数よりも１少ない（ここでは２
０−１＝１９）ＦＡＣ要素８０_k（ｋ＝２，３，…，２
０）を備えている。ＦＡＣ要素８０_kの構成は実施例２
において図９を用いて説明された通りである。ＦＡＣ要
素８０_kの出力ｚ_kはＯＲ回路６１に与えられる。

【０１２８】ＦＡＣ回路４０ｃはＰ₁，Ｇ₁を入力する
ものとして、ＦＡＣ回路４０ｂ₀，４０ｂ₁におけるＦ
ＡＣ要素８０₁の替わりにＦＡＣ要素８１を設けてい
る。

【０１２９】ＦＡＣ要素８１はＦＡＣ要素８０_kと比較
してＥＸ−ＯＲ回路５５_kに相当するものを有していな
い。そのかわり、ＥＸ−ＯＲ回路１３３ｃ，１３３ｄが
いずれも、ＦＡＣ要素８０₁におけるＥＸ−ＯＲ回路５
５₁と同様の機能を果たす。

【０１３０】実施例２においてはＦＡＣ要素８０_k（ｋ
＝２，３，…，２０）はＦＡＣ回路４０ｂ₀，４０ｂ₁
のいずれにおいても同一の動作を行っていた。そしてＦ
ＡＣ要素８０₁のみがＦＡＣ回路４０ｂ₀，４０ｂ₁の
いずれに設けられているかによって異なる動作を行って
いた。そしてここでいう「異なる動作」はＥＸ−ＯＲ回
路５５₁の入力端の一方が電位点４２，４３のいずれに
接続されているかに依存していた。

【０１３１】そこで実施例３ではＥＸ−ＯＲ回路１３３
ｃ，１３３ｄを設け、それぞれの一方の入力端にはＥＸ
−ＯＲ回路５６₁の出力Ｗ₀を与えた上で、それぞれの
他方の入力端には電位点４２，４３を接続している。詳
しくいえば、ＥＸ−ＯＲ回路１３３ｃは、ＦＡＣ回路４
０ｂ₁の備えるＦＡＣ要素８０₁の有するＥＸ−ＯＲ回
路５５₁の代替物であり、ＥＸ−ＯＲ回路１３３ｄは、
ＦＡＣ回路４０ｂ₀の備えるＦＡＣ要素８０₁の有する
ＥＸ−ＯＲ回路５５₁の代替物である。

【０１３２】従って、ＥＸ−ＯＲ回路１３３ｃの出力が
ＦＡＣ回路４０ｂ₁における出力ｚ₁に、ＥＸ−ＯＲ回
路１３３ｄの出力がＦＡＣ回路４０ｂ₀における出力ｚ
₁に、それぞれ相当する。この故に、ＥＸ−ＯＲ回路１
３３ｃの出力の論理反転と、ＯＲ回路６１の出力の論理
反転との論理積を採るＮＯＲ回路１３３ａの出力は、出
力４４₁となる。同様にしてＥＸ−ＯＲ回路１３３ｄの
出力の論理反転と、ＯＲ回路６１の出力の論理反転との
論理積を採るＮＯＲ回路１３３ｂの出力は、出力４４₀
となる。

【０１３３】以上のことから、図１０に示された回路も
図８に示された回路と同様に動作することがわかる。し
かも実施例３においては、実施例２においてＦＡＣ回路
４０ｂ₀，４０ｂ₁の機能に共通した部分を唯一のＦＡ
Ｃ回路４０ｃに担当させているので素子数を更に低減さ
せることができる。

【０１３４】図１１は３２ビットのアドレスデータのう
ち上位２０ビットをＴＬＢ回路で３２ワード分変換する
場合の、実施例１と実施例３での必要となるトランジス
タ数の比較結果を例示する比較図である。ただし計算の
簡単のため、各実施例においては第何番目のビットに対
応したものであるかを問わず、ＦＡＣ要素の有する素子
数は等しいものとしている。実施例３では実施例１の約
３分の１のトランジスタ数でＦＡＣ−ＣＡＭ回路３を構
成することがわかる。

【０１３５】

【発明の効果】この発明のうち請求項１にかかる連想メ
モリ回路によれば、第１の値と第２の値との加算結果が
比較値に一致するか否かが高速に判定される。

【０１３６】この発明のうち請求項２にかかる連想メモ
リ回路によれば、第１の値と第２の値との加算結果が比
較値に一致するか否かが一層高速に処理される。

【０１３７】この発明のうち請求項３にかかる連想メモ
リ回路によれば、和結果及び桁上げ結果の計算という同
一動作の重複を避け、素子の低減が可能となる。

【０１３８】この発明のうち請求項４にかかる連想メモ
リ回路によれば、第１及び第２の出力を得るという同一
動作の重複を避け、素子の一層の低減が可能となる。

【０１３９】この発明のうち請求項５にかかる連想メモ
リ回路によれば、ヒット信号によって第１及び第２の値
を加算した結果がいずれかの比較値と一致したか否かを
判定することができる。

【０１４０】この発明のうち請求項６にかかるＴＬＢ回
路によれば、一致信号は連想メモリ回路によって迅速に
求められるので、仮想アドレスから物理アドレスへの変
換は迅速に行われる。

【図面の簡単な説明】

【図１】この発明に係るＴＬＢ回路９１の構成を示す
ブロック図である。

【図２】この発明の実施例１を示すブロック図であ
る。

【図３】この発明の実施例１を示すブロック図であ
る。

【図４】この発明の実施例１を示す回路図である。

【図５】この発明の実施例１を示す模式図である。

【図６】この発明の実施例２を示すブロック図であ
る。

【図７】この発明の実施例２を示す回路図である。

【図８】この発明の実施例２を示す回路図である。

【図９】この発明の実施例２を示す回路図である。

【図１０】この発明の実施例３を示す回路図である。

【図１１】この発明の実施例３の効果を示す比較図で
ある。

【図１２】従来の技術を示す模式図である。

【図１３】従来の技術を示す模式図である。

【図１４】従来の技術を示す模式図である。

【図１５】従来の技術を示す模式図である。

【図１６】従来の技術を示す模式図である。

【図１７】従来の技術を示す模式図である。

【図１８】従来の技術を示すブロック図である。

【符号の説明】

１ｕ第１の上位ビット、１ｄ第１の下位ビット、２
ｕ第２の上位ビット、２ｄ第２の下位ビット、１_k
データ１の上位ビット１ｕの下から第ｋビット目の１
ビット（第１の１ビット）、２_k データ２の上位ビッ
ト２ｕの下から第ｋビット目の１ビット（第２の１ビッ
ト）、８ＯＲ回路（ヒット信号生成手段）、３１加
算器、３２桁上げ信号、５_i 一致信号、３０_i，１
１３_iＦＡＣ回路（一致判定回路）、４０ａ₀ ＦＡＣ
回路（第１のＦＡＣ回路）、４０ａ₁ ＦＡＣ回路（第
２のＦＡＣ回路）、４１選択回路、４４₀ 出力（第
１の一致信号候補）、４４₁ 出力（第２の一致信号候
補）、５０_k，８０_k，８０_k，８１ＦＡＣ要素、５
１_k 記憶要素、５９_k 加算器、１１０半加算器
群、Ｄ_k 記憶要素５１_kの記憶する値（比較１ビッ
ト）、Ｐ_k 和（和結果）、Ｇ_k 桁上げ（桁上げ結
果）、ｚ_k 出力（第１の出力）、Ｖ_k 桁上げ（第２
の出力）、６０ＮＯＲ回路（一致信号候補生成手
段）、５２_k ＯＲ回路、６１ＯＲ回路（第１の論理
素子）１３３ａＮＯＲ回路（第３の論理素子）、１３
３ｂＮＯＲ回路（第２の論理素子）Ｗ_k 出力（第２
の演算結果）、５３_k ＡＮＤ回路、５６_k ＥＸ−Ｏ
Ｒ回路（第１のＥＸ−ＯＲ回路）、５５_k ＥＸ−ＯＲ
回路（第２のＥＸ−ＯＲ回路）。

Claims

【特許請求の範囲】

【請求項１】第１のビット数を有する第１の上位ビッ
トと第２のビット数を有する第１の下位ビットとから構
成される第１の値と、前記第１のビット数よりも小さな
第３のビット数を有する第２の上位ビットと前記第２の
ビット数を有する第２の下位ビットとから構成される第
２の値との加算を行い、前記加算の結果が少なくとも一
つの、前記第１のビット数を有する比較値と一致するか
否かを判定する連想メモリ回路であって、（ａ）前記第１の下位ビットと前記第２の下位ビットと
の加算結果が、前記所定のビット数より上位に桁上げを
生じさせるか否かを示す桁上げ信号を生成する加算器
と、（ｂ）前記比較値に対応して設けられ、その各々が前記
第１の上位ビット及び前記第２の上位ビットをそれらの
最下位ビットを揃えつつ、かつ前記最下位ビットに前記
桁上げ信号の論理値をも加えて加算した結果が、自身が
対応する前記比較値と一致するか否かを示す一致信号を
出力する一致判定回路とを備え、前記一致判定回路の各々は（ｂ−１）前記第１の上位ビット及び前記第２の上位ビ
ットをそれらの最下位ビットを揃えつつ、かつ前記最下
位ビットに論理値“０”を加えて加算した結果を前記一
致判定回路に対応する前記比較値と一致するか否かを示
す第１の一致信号候補を出力する第１のＦＡＣ回路と、（ｂ−２）前記第１の上位ビット及び前記第２の上位ビ
ットをそれらの最下位ビットを揃えつつ、かつ前記最下
位ビットに論理値“１”を加えて加算した結果を前記一
致判定回路に対応する前記比較値と一致するか否かを示
す第２の一致信号候補を出力する第２のＦＡＣ回路と、（ｂ−３）前記桁上げ信号に基づいて前記第１の一致信
号候補及び前記第２の一致信号候補を選択的に前記一致
信号として出力する選択回路とを有する連想メモリ回
路。
【請求項２】前記第１のＦＡＣ回路及び前記第２のＦ
ＡＣ回路のいずれもが（ｘ−１）前記第１のビット数だけ設けられ、その各々
が（ｘ−１−１）前記一致判定回路に対応する前記比較
値を構成する比較１ビットを記憶する記憶要素と、（ｘ
−１−２）前記第１の上位ビットを構成する第１の１ビ
ット及び前記第２の上位ビットを構成する第２の１ビッ
トとを入力し、両者の排他的論理和である和結果及び論
理積である桁上げ結果を出力する半加算器とを備え、前記和結果及び前記桁上げ結果及び前記比較１ビットを
用いて所定の演算を行い、第１の出力及び第２の出力を
出力するＦＡＣ要素と、（ｘ−２）前記第１の出力の論理反転の論理積を、前記
第１のＦＡＣ回路においては前記第１の一致信号候補と
して、前記第２のＦＡＣ回路においては前記第２の一致
信号候補として、それぞれ出力する一致信号候補生成手
段とを含み、前記所定の演算は、前記ＦＡＣ要素の各々において（ｙ−１）前記和結果と、前記比較１ビットの論理反転
との論理積を採って得られる第１の演算結果を求め、（ｙ−２）前記第１の演算結果と、前記桁上げ結果との
論理和を採って得られる前記第２の出力を求め、（ｙ−３）前記和結果と、前記比較１ビットとの排他的
論理和を採って第２の演算結果を求め、（ｙ−４）自身よりも下位において隣接する前記ＦＡＣ
要素の前記第２の出力と、前記第２の演算結果との排他
的論理和を採って前記第１の出力を求める演算であっ
て、前記ＦＡＣ要素のうち最下位に設けられるものにお
ける前記（ｙ−４）にいう「自身よりも下位において隣
接する前記ＦＡＣ要素の前記第２の出力」とは、前記第
１のＦＡＣ回路においては前記論理値“０”が、前記第
２のＦＡＣ回路においては前記論理値“１”が、それぞ
れ対応する、請求項１記載の連想メモリ回路。
【請求項３】前記半加算器は前記第１のＦＡＣ回路及
び前記第２のＦＡＣ回路においてビット毎に共有されて
半加算器群を構成する、請求項２記載の連想メモリ回
路。
【請求項４】前記第１のＦＡＣ回路及び前記第２のＦ
ＡＣ回路においてＦＡＣ要素の全てがビット毎に共有さ
れ、前記ＦＡＣ要素のうち前記最下位ビットに対応するもの
以外はその各々が（ｘ−１−３）前記第１の演算結果を
出力するＡＮＤ回路と、（ｘ−１−４）前記第２の出力
を出力するＯＲ回路と、（ｘ−１−５）前記第２の演算
結果を出力する第１のＥＸ−ＯＲ回路と、（ｘ−１−
６）前記第１の出力を出力する第２のＥＸ−ＯＲ回路と
を更に備え、前記最下位ビットに対応する前記ＦＡＣ要素は（ｘ−１
−７）前記第１の演算結果を出力するＡＮＤ回路と、
（ｘ−１−８）前記第２の出力を出力するＯＲ回路と、
（ｘ−１−９）前記第２の演算結果を出力する第１のＥ
Ｘ−ＯＲ回路とを更に備え、前記一致判定回路の各々は（ｂ−４）前記最下位ビットに対応する前記ＦＡＣ要素
の前記第２の演算結果を前記第１のＦＡＣ回路の前記最
下位ビットに対応する前記ＦＡＣ要素の前記第１の出力
として伝達する第１の伝達素子と、（ｂ−５）前記最下位ビットに対応する前記ＦＡＣ要素
の前記第２の演算結果を前記第１のＦＡＣ回路の前記最
下位ビットに対応する前記ＦＡＣ要素の前記第１の出力
として伝達する第２の伝達素子とを更に有し、前記一致信号候補生成手段は（ｘ−２−１）前記ＦＡＣ
要素のうち前記最下位ビットに対応するもの以外の前記
第１の出力の論理和を出力する第１の論理素子と、（ｘ
−２−２）前記第１の伝達素子の出力と前記第１の論理
素子の出力との論理和の反転を前記第１の一致信号候補
として出力する第２の論理素子と、（ｘ−２−３）前記
第２の伝達素子の出力と前記第１の論理素子の出力との
論理和の反転を前記第２の一致信号候補として出力する
第３の論理素子とを備える、請求項３記載の連想メモリ
回路。
【請求項５】（ｃ）前記一致信号の全ての論理和を採
ってヒット信号を出力するヒット信号生成手段を更に備
える請求項１乃至請求項４のいずれかに記載の連想メモ
リ回路。
【請求項６】請求項１乃至請求項５のいずれかに記載
された連想メモリ回路と、前記連想メモリ回路の前記比較値をアドレスとし、前記
アドレスに対応して物理アドレスを格納するメモリ回路
とを備え、前記第１の値と前記第２の値の前記加算の結果を仮想ア
ドレスとし、前記一致信号を介して前記仮想アドレスを
前記物理アドレスに変換するＴＬＢ回路。