JP2634994B2 - ファジィ論理電子制御器及びそのメモリ動作方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ファジィ論理電子制
御器及びこれに関連したそのメモリを設定する方法に関
するものである。

【０００２】特に、この発明は、論理（Ｘ）変数の所定
のメンバーシップ関数（μ）が少なくとも１つの前部で
ある前置詞及び少なくとも１つの後部である含意を有す
る「もし〜ならば・・・である（ＩＦ−ＴＨＥＮ）」の
ルールとして実質的に形成されるいわゆる“推論動作〃
に受け入れるファジィ論理電子制御器に関する。このフ
ァジィ論理電子制御器は、アナログ又はディジタル信号
に対して複数の入力を有する入力部即ちファジィファイ
アと、上記入力部の後に設けられ、メモリを備えた中央
制御ユニット即ちファジィ制御器中央部と、上記中央制
御ユニットの出力側に接続され、推論動作の結果をアナ
ログ又はディジタル信号に変換して戻す出力部即ちデフ
ァジィファイアとを備える。

【０００３】この発明の適用分野は、人口知能の開発に
関し、特に、いわゆるファジィ型の論理に基づく電子デ
ータ処理手段に関する。

【０００４】

【従来の技術】ファジィ論理は、ブール論理に基づく技
術のような通常の技術では、適度の費用で許容可能なレ
ベルの性能を達成できないことが判明している広い範囲
の制御問題を解決する方法を提供できる技術として広ま
ってきている。

【０００５】しかしながら、今まで、ファジィ論理の用
途は、専用の計算デバイスの欠如のため、ある制限を受
けていた。これらの制限は、全体的に異なる情報の処理
技術及び概念に基づく通常の電子手段が、ファジィ計算
モードで有効な動作を殆ど満足させるものでないという
ことに因る。

【０００６】この発明をよく理解するために、事実を表
示及びモデル化する２つの方法即ち解決すべき所定の問
題の項を規定するのに使用できる数学モデル型を次に考
察する。特に、これらは、電子計算手段を用いて問題に
対する解決法を見付けるのに通常用いられる方法であ
る。

【０００７】第１の方法は、事実の数値／分析描写を提
供し、解決すべき問題の項の全てを有効に捜し出すこと
ができる科学及び工業用途に対して広く使用される。こ
の方法は、現在のデータ処理手段の構成に大きく影響を
及ぼすが、問題の様相がはっきりしない場合、即ち、例
えば人口知能に関連した用途に於けるように捜し出すこ
とが困難である場合には殆ど適当でない。

【０００８】このような環境下では、問題解決に所望さ
れる量的／質的描写を提供できるモデル化技術は、もっ
と有効であることが知られている。ファジィ論理は、最
も人間の活動を代表するような不確定かつ不明確な骨組
みにそれ自身現れるこれらの問題の集合を処理するため
の一群のルールを提供する。

【０００９】換言すれば、ファジィ論理は、人間の推理
の代表である“曖昧な”精神的作用のモデル化方法を提
供するが、しかし、この作用は、不確定な状況下で決断
を行う際にまさにその人間の能力における重要な役割を
はたす。特に、ファジィ論理は、言語変数と称する特定
の種類の変数を使用して事実の言葉の描写で動作する。
このような変数の値は、例えば所定の問題をモデル化の
際に使用するための単語即ちステートメントを含む。

【００１０】更に、各変数は、変数に依存し、それらが
使用される文脈を適合させるように異なる意味で話すこ
とができる１組の値と統語法的に組み合わせてもよい。
このような値は、変数、その反意語及び一連のいわゆる
１次項の修飾語を表す１次項から得られる。

【００１１】一例として、“温度”の名称即ち概念が言
語Ｘの変数として規定されることを仮定し、又、Ｘ変数
の１次項に対して単語“寒い”を選択し、その反意語と
して“暑い”を規定する。たとえ非一義的即ち不確定の
方法であってもファジィ論理のために適切な変数の値の
組を完全なものとする“…でない”，“非常に”，“そ
んなに…でない”等の一連のいわゆる修飾語（即ち“寒
くない”，“非常に寒い”，“そんなに寒くない”等）
と１次項を組み合わせてもよい。

【００１２】なお更に、言語変数に割れ当てられた各値
は、いわゆる“ファジィ集合”即ち各値を［０，１］範
囲で論議の領域（universe of discourse）のある点に
結び付ける確率分布関数によって表される。変数の論議
の領域でファジィ集合を識別するこれらの関数をメンバ
ーシップ関数μ（ｘ）と称する。例えば、μ（ｘ）＝０
の値は、点ｘがμ関数によって識別されるファジィ集合
の一項でないことを示す。これに対し、μ（ｘ）＝１の
値は、点ｘが明確にファジィ集合の一項であることを示
す。

【００１３】言語変数のファジィ集合の全ての集合は、
項集合と呼ばれる。更に、ファジィ計算のルールを規定
する適当な動作は、メンバーシップ関数で実行される。
メンバーシップ関数を異なる２つの形の表示即ち分析ま
たはベクトル表示で可能である。前者は論議の領域の関
数であり、０ー１範囲の値内でその領域をいわゆる“マ
ッピング”することが可能である。後者は、論議の領域
をＮセグメントに分割し、かつ［０，１］範囲をＬレベ
ルに分割することにより得られるメンバーシップ関数の
ベクトルサンプル表示である。

【００１４】メンバーシップ関数間で、推論動作として
知られる論理動作を、後述するように行ってもよい。一
方、このような動作を行うのに使用される電子データ処
理手段は、ファジィ論理の計算モデルを設定する推論動
作の主要部に専用の特定の構成に好ましいことを気付く
ことは重要である。

【００１５】専用のファジィ計算手段は、一般に２つの
異なる技術であるいわゆるハイブリッド即ちアナログ／
ディジタルの技術、特にディジタルの技術で実現しても
よい。 いずれの技術を選択するかは、メンバーシップ
関数を形式化できる表示形に強い影響を及ぼす。従っ
て、ハイブリッド技術を用いた場合、メンバーシップ関
数はベクトル法で表すことができるだけであり、ベクト
ル成分は、いわゆる真のレベルを表す電圧値及び／又は
電流値である。

【００１６】それから、垂直空間は、要件に応じてレベ
ルの数Ｌに分割され、一方論議の領域は設計段階で決定
される。この技術は、山川教授が主宰するＦＬＳＩ（フ
ァジィ論理システム研究所）により発展され、例えば、
１９８８年にエム・エム・ガプタ（Ｍ．Ｍ．Gupta）及
びティ−・ヤマガタ（T.Yamakawa）が発表した“第６世
代コンピュータ用真性のファジィ電子回路”と題する刊
行物に記載されている。これに対し、ディジタル技術
は、ベクトル的及び分析的形態の両方でメンバーシップ
関数を表示できる。

【００１７】

【発明が解決しようとする課題】分析的表示の例では、
２つの形式化方法があり、その１つは、丁度関数のある
注目する点、特に関数がその勾配を変化する点を含む。
ファジィデバイスは、ファジィ計算を通して適切に処理
するように、それに対して順序正しくかかる点を連結す
るように委任される。そのデバイスの一例は、“ディジ
タル・ファジィ・プロセッサーコントローラ・シリー
ズ”と題する動作説明書を手に入れることができるオム
ロン（ＯＭＲＯＮ）社製のＦＰ−３０００と称するむマ
シーンによって提供される。

【００１８】この方法の利益の中に高精度があり、種々
の関数の論議の領域を水平面及び垂直面の両方に分割で
きる。しかし、メンバーシップ関数の説明の際にもたら
される低い柔軟性から生じる幾つかの欠点もある。例え
ば、上記場合には、必ず真の値０又は１を持たなければ
ならない多くて丁度４つの屈折点があり得る。

【００１９】分析的方法を形式化する上述の第２の方法
は、その領域内のメンバーシップ関数を描写する公式を
提供する。この場合には、より高い柔軟性がこのような
関数を規定する際に達成される。しかしながら、これら
の分析的方法のいづれの場合も、ファジィ計算は、単に
数値方法で行われ、これは計算レベルに非常に好ましく
ない結果をもたらす。

【００２０】次にメンバーシップ関数のベクトル表示を
使用するディジタル技術を考えると、それは、所定の真
のレベルの垂直軸表示が、やむをえづ精度の目標度に応
じてビット数を使用する必要があるという事実により主
として区別される。この技術の利点で最も明確なこと
は、計算動作即ちファジィ推論計算を行う際に計算が非
常に簡単なことである。

【００２１】このような実例の一例が、ＩＥＥＥ会誌で
ある半導体回路，Vol.25，NO.1990年４月号に掲示され
ているエイチ・ワタナベ(H.Watanabe）による論文“再
構成可能，縦続接続可能な構成を有するＶＬＳＩファジ
ィ論理制御器”に記載されている。

【００２２】この発明は、ディジタル技術の枠組み内に
おける新規な制御器の構成に関する。 この発明の目的
は、ファジイ論理計算問題を極めて短時間にかつより少
ない計算動作で処理させ、以て従来の解決法の欠点を克
服するような構成と性能の特徴を持つ制御器の構成を提
供することである。

【００２３】

【課題を解決するための手段】この発明に係るファジィ
論理電子制御器は、論理変数の所定のメンバーシップ関
数が少なくとも１つの前部である前置詞及び少なくとも
１つの後部である含意を有する「もし〜ならば・・・で
ある」のルールとして実質的に形成される推論動作を受
け入れるファジィ論理電子制御器において、並列に配列
され、各々が少なくとも１つのアナログ入力及び少なく
とも１つのディジタル入力を有し、入力信号をファジィ
論理信号に変換する複数のファジィファイアを含む入力
部を備える。又、ファジィ論理電子制御器は、内部に記
憶された「もし〜ならば・・・である」のルールの前部
である前置詞のデータを有し、各々が上記入力部内のフ
ァジィファイアに対応しかつそれぞれ対応するファジィ
ファイア出力側に接続された入力端を有する複数の記憶
モジュール、上記記憶モジュールからのデータを使用し
て「もし〜ならば・・・である」のルールに基づき論理
動作を行うファジィ制御器インタフェースユニット、上
記記憶モジュールを上記ファジィ制御器インタフェース
ユニットに接続するインタフェース回路、及び上記ファ
ジィ制御器インタフェースユニットの出力側に接続さ
れ、内部に記憶された「もし〜ならば・・・である」の
ルールの後部である含意のデータを有する付加的記憶モ
ジュールを含む中央制御ユニットを備える。又、ファジ
ィ論理電子制御器は、上記中央制御ユニットの上記付加
的記憶モジュールの出力側に接続され、推論動作の結果
をアナログ又はディジタル信号に変換して戻すデファジ
ィファイアを備える。

【００２４】

【作用】この発明においては、データ取得及び記憶が推
論動作の計算手順をより簡略化するようにファジィ論理
電子制御器と関連するメモリに対して特定の設定を提供
することにより従来の問題点を克服する。

【００２５】

【実施例】この発明によるファジィ論理電子制御器の特
徴及び利点は、例示を通してかつ添付図面を参照して際
限なく提示されるその実施例の次の詳細な説明から明ら
かとなるであろう。以下、この発明の一実施例を図につ
いて説明する。図１において、１は概略的にかつ図式的
に示されたこの発明の一実施例のファジィ論理電子制御
器（以下、単に電子制御器と称する）である。

【００２６】電子制御器１は、独立形装置としてループ
動作をするように意図され、かつファジィ論理モードで
動作するように設計されている。特に、ファジィ制御器
は、センサからのアナログまたはディジタル信号のよう
な物理的制御変数に関連した入力信号を受け、所定のフ
ァジィ論理インタフェース動作を行って出力制御信号を
発生する装置である。

【００２７】その目的及びその他の目的のため、電子制
御器１は、これにそれぞれ供給される複数個Ｓのアナロ
グ入力Ｉ_1A，...，Ｉ_SA及び同じ数のディジタル入力Ｉ
_1D，…，Ｉ_SDを有する。こうような入力は、外部センサ
からのアナログ又はディジタル信号のような物理的な制
御変数に関連した信号を受けるようになされている。

【００２８】各一般的かつｉ番目の入力対、Ｉ_iA及びＩ
_iDは、対応する変換デバイス即ち図２及び図３に示すフ
ァジィファイア（fuzzyfier)１０に供給される。ファジ
ィファイア１０は、入力信号をファジィ形論理情報即ち
いわゆるメンバーシップ関数μ（ｘ）に変換する。相互
に並列のｎ個のファジィファイア１０の１群は、図２に
示すように、電子制御器１の入力及び変換部３を形成す
る。

【００２９】好適実施例では、入力及び変換部であるフ
ァジィファイ部３は、事実上アナログ又はディジタルの
いずれかの４つの制御信号を同時に入力させる４つのフ
ァジィファイア１０を備えている。しかしながら、ファ
ジィファイア部３は、制御信号を供給する任意の外部回
路のインタフェース要件に応じて多数のファジィファイ
ア１０を収容できる。

【００３０】更に、電子制御器１は、中央制御ユニット
即ちファジィ制御器中央部５を備え、ここで、ファジィ
論理メンバーシップ関数μ（ｘ）が記憶され、ファジィ
論理計算が行われる。電子制御器１の構成は、出力駆動
部即ちデファジィファイア（defuzzyfier)１５によって
完成し、このデファジィファイア１５は、電子制御器１
と外部回路との間の適当なインタフェースを提供し、フ
ァジィ情報をアナログ又はディジタル電気信号に変換す
ることにより例えばアクチュエータを駆動する。

【００３１】制御出力Ｏ_1D，Ｏ_1A,...,Ｏ_TD，Ｏ_TAの数
Ｔは、この点でディジタル及びアナログ信号の両方に対
して与えられる。１の値はＴに対して好ましい。この点
で、ハイレベルで分析されると、ファジィ論理は、もし
〜ならば（ＩＦ）（ＡはＡ１である）及び（ＢはＢ１で
ある）、である（ＴＨＥＮ）（ＣはＣ１である）及び
（ＤはＤ１である）のような、論理変数Ｘのメンバーシ
ップ関数に適用される一群の「もし〜ならば…である
（ＩＦ−ＴＨＥＮ）」というルールとして構成されるこ
とに留意されたい。ここで、Ａ及びＢは入力値、Ａ１，
Ｂ１，Ｃ１及びＤ１はシステムの知識を表すメンバーシ
ップ関数μ（ｘ）、Ｃ及びＤは出力値である。

【００３２】「である（ＴＨＥＮ）」の前にくるルール
のその部分は、推論ルールの「もし〜ならば（Ｉ
Ｆ）」、前部、又は前置詞の部分と呼ばれ、「である」
の後にくるルールのその部分は、推論ルールの「であ
る」、後部、即ち含意と呼ばれる。ファジィ変数のメン
バーシップに適用できる推論ルールの中で、ルールの
「もし〜ならば」部分の入力前置詞（Ａ，Ｂ）がメンバ
ーシップ関数（Ａ１，Ｂ１）とどのくらいよく整合して
いるかを示すいわゆる重み関数ａを規定することができ
る。外部センサからの物理的値をファジィ変数に変換す
る装置のような物理的量を制御する装置の場合には、重
みａの計算は、所定の項集合のメンバーシップ関数で入
力変数値のインタセプト（intercept）を捜すことに制
限される。

【００３３】上述の推論ルールに関連して、例えばα１
^A＝最大値（最小値（Ａ，Ａ１））及びα１^B＝最大値
（最小値（Ｂ，Ｂ１））であることが分かる。その他の
特に表示する重み関数は、Ω＝最小値（αｉ^A，α
ｉ^B，...）によって規定され、推論ルールの「もし〜な
らば」部分の画像の全体の範囲を示す。ファジィルール
の数を圧縮するために、“あるいは（ｏｒ）”コネクタ
がこのような「もし〜ならば」の部分でしばしば使用さ
れ、例えば２つのルールを１つに併合する。これは、推
論動作を行うのに必要なメモリアクセスの数を減少する
のに有用である。

【００３４】吟味した計算モデルにおけるこのような
“あるいは”型のコネクタの存在を説明するために、
“あるいは”コネクタによって相互に関連した前置詞の
グループからなるが、それだけではコネクタを含まない
ｉ番目のΩ要素の最大値として規定された０ｉ＝最大値
（Ωi1，Ωi2，Ωi3，...）演算子を用いる。

【００３５】０演算子は、ルールの「である」の部分に
関連したメンバーシップ関数を修正するのに使用され、
そして、共に関連する文学から周知であり、かつ幾分か
説明するためにここで使用されるようなＭＡＸ−ＭＩＮ
又はＭＡＸ−ＤＯＴの推論方法の用途に使用される。こ
れらの方法の内前者は、「である」の部分のメンバーシ
ップ関数を削除することによって作用し、一方後者は、
それらの初期形態と比較するならば、それらのメンバー
が減少するようにこれらの関数を修正する。このような
方法の選択は、適用されるファジィ集合表示の型に依存
する。

【００３６】電子制御器１の構成に戻り、一般的なｉ番
目のファジィファィア１０の内部構造を、次により詳細
に説明する。図３において、アナログ入力IiAがアナロ
グーディジタル変換器１２に供給され、このアナログー
ディジタル変換器１２は、入力されたアナログ信号を所
定のファジィ変数Ｘの総合メンバーシップ関数μ（ｘ）
の論議の領域で対応する離散値に変換するようになされ
ていることが分かる。

【００３７】電子制御器１の構成は、メンバーシップ関
数μ（ｘ）の離散的ベクトル表示を提供する目的で規定
されているので、選択された論議の領域の変数ｘ
１，...，ｘＮ，は、Ｎ＝６４の数のセグメントに分離
され、各セグメントは、［１，２，...，Ｌ］の範囲の
値を取り、Ｌ＝１６は真理の２つの極値，０＝偽及び１
＝真の間のメンバーシップの度合いを表す。このＮ及び
Ｌに対する値の制限のない選択は、正確なデータ表示及
び電子部品の数と推論動作を行うのに要する時間の両方
に関する計算効率の相反する要件を考慮するための要求
によって示唆される。

【００３８】Ｎ＝６４＝２⁶の数のセグメントを有する
離散的変数表示領域を使用すると、６ビットのアナログ
ーディジタル変換器１２の使用が必要になり、このアナ
ログーディジタル変換器１２は、その出力側が２入力、
１出力のマルチプレクサ１４の入力側に接続される。出
力側の回路からの入力信号が既にディジタル信号の形態
である場合には、ファジィファィア１０のディジタル入
力IiDは、マルチプレクサ１４の他の入力と同じであ
る。マルチプレクサ１４の出力側はデコーダブロック１
６の入力側に直接接続される。

【００３９】それ故、ファジィファィア１０に入力され
る信号がアナログ信号又はディジタル信号のいずれかに
関係なく、デコーダブロック１６は、マルチプレクサ１
４から６ビットバスＷを介してディジタル信号を受け
る。デコーダブロック１６は、考慮中の項集合に関連す
る値αが記憶されている対応するメモリ７のワードアド
レスを計算する。メモリ７は、後述されるファジィ制御
器中央部５に組み入れられる。

【００４０】一般的にαの値のアドレスは、次式によっ
て計算される。 αのアドレス＝［基準値＋（入力値）＊（項集合に存在
するμ（ｘ）の数）］／メモリワードの大きさ デコーダブロック１６は、ＡＬＵ（論理演算装置）又は
専用論理のような高速でこの計算を行う回路を組み入れ
る。その選択は、実質的に所望の性能レベルに依存す
る。 デコーダブロック１６の出力は、ファジィ制御器
中央部５の複数のメモリ７の１つに接続されたバス型の
一連のｚ接続から成る。

【００４１】ファジィ制御器中央部５の詳細な回路を図
４に示す。このファジィ制御器中央部５は、PROM，EPRO
M又はRAM型でよい複数個Ｓのプログラマブル リードオ
ンリイ メモリ７を含む。各メモリは上述したファジィ
ファィア１０の１つに対応する。各メモリ７は、各メモ
リ７の等数の入力端子を各対応するファジィファィア１
０のそれぞれの出力端子に相互接続するｚバスリード線
に現れるディジタル信号によってアドレスされる。

【００４２】ここで考慮される例において、メモリ７
は、３２ビットのワード長ｐを有するように選択され、
かつ各メモリは、インタフェース回路９の各入力端子に
直接供給される３２バス出力を有し、インタフェース回
路９は、その出力が図９と特別関連して説明される推論
制御ユニット１１にバスｙを通して供給される。この推
論制御ユニット１１は、メモリ１３に供給される出力ｋ
有し、次いでメモリ１３は、又ファジィ制御器中央部５
の出力であるバス出力ａ，ｂを有する。メモリ１３は、
推論ルールの「である」の部分に現れるこれらのメンバ
ーシップ関数に関連したデータを含む。従って、記憶さ
れたデータは、それらがファジィルールの「もし〜なら
ば」又は「である」の部分のいずれに現れるメンバーシ
ップ関数に関連しているかに応じて離散的形態に分離さ
れることが分かる。

【００４３】都合のいいことに、この発明によれば、メ
モリ７は、ファジィ論理変換ステップ中、電子制御器１
によって処理されるファジィＸ変数の「もし〜ならば」
の部分のメンバーシップ関数μ（ｘ）を含むように特定
の方法で内部的に設定される。 Ｎ＝６４及びＬ＝１６
のベクトル表示の採用で、各メンバーシップ関数は、２
５６メモリビットを占める。

【００４４】装置の平行レベルＰを最大にするために、
大域的メモリは、構造的に独立した４つのメモリ７に分
割され、各メモリは３２ビットの列Ｕを有し、ここでＵ
の値は、上述の項集合に存在するメンバーシップ関数μ
（ｘ）を考慮し、かつ記憶モジュールのアドレスバスの
数を反映している。

【００４５】記憶モジュールの全体幅は、装置の内部平
行値に等しい。Ｐの値が高ければ高い程、並列に計算で
きる論議の領域の要素の数は大きくなる。本例の構成に
対しては、Ｐ＝１２８ビットの値が好ましく、これは論
議の領域の３２要素に平行動作を実行させる。個別の４
つのメモリ７に分割されたメモリを持つことによって、
制御入力に関連した４つのファジィＸ変数に関係するメ
ンバーシップ関数の値は、一度にアクセスできる。従っ
て、モジュールの数は、推論できる外部変数の数の関数
である。

【００４６】図５において、記憶モジュールである各メ
モリ７は、アドレス領域１７を有し、これにファジィ推
論ルールのただ「もし〜ならば」の部分のみのメンバー
シップ関数が記憶されている。この発明によって設定さ
れるメモリの種類のより明らかな真価を認める関心事に
おいて、簡単な例が次に図６に関連して適当に与えられ
る。

【００４７】慣用の方法で３つのメンバーシップ関数を
含む簡単な項集合を考えると、各メンバーシップ関数の
各点に対して真のレベルを連続的に書き込むことによっ
て、情報が記憶される。その情報は隣接位置に割り当て
られる。その代わりにこの発明によりメモリを設定する
方法は、非常に異なる方法で動作する。

【００４８】論議の領域［１，...,N］におけるｉ番目
の水平セグメントを表す同じ下付きのｉを持つ１つの項
集合の要素は、セル８に連続的に記憶される。その情況
を、論議の領域の第１及び第２の点において３つのメン
バーシップ関数μ(x)1，μ(x)2，μ(x)3，及びこれらの
関数のＡ，Ｂ，Ｃ及びＤの値をプロットして示す図６の
グラフで表す。

【００４９】このメモリの設定で、ファジィ変数の値を
識別するとき、その変数に関連するαの値の全てを、メ
モリ７に対するアクセスの制限された数を通してアクセ
スでき、この制限された数は、関連する集合のメンバー
シップ関数μ（ｘ）の数Ｆ並びにメモリワードの大きさ
（この場合３２ビット）の関数である。本質的に、アク
セスの数は、Ｆ／８の余剰値によって与えられ、ここで
８は３２ビットのワードで記憶できる値αの最大数を表
す。

【００５０】更に、このメモリの設定で、変数に関連す
るαの値の全ては、メモリ内で連続する場所を占め、任
意の所定変数に対するαの値を連続して読み出すために
セル８のアドレスを順次インクリメントするのに十分で
ある。次に、推論ルールの「である」の部分に属するメ
ンバーシップ関数を記憶する方法を考える。データは前
の場合と異なる方法で記憶されるが、これはかかるデー
タの異なる性質及びその有効な処理の促進のためであ
る。

【００５１】前の場合には、１度に各変数の値αをアク
セスすることが重要であったが、この場合重要なのは、
デファジィファイア１５は、有効な方法で次のファジィ
ルール計算を行うために、データを供給しなければらな
いということである。このために、図７に示すメモリブ
ロック１３は、推論ルールの「である」の部分に関連す
るメンバーシップ関数のこれらのデータを含むアドレス
領域２０を備える。

【００５２】この説明で更に述べるように、「である」
の部分に対するメンバーシップ関数でデファジィ（defu
zzy)動作を行うために、少量であるが重要な情報即ち：
各メンバーシップ関数に対する重心（center of gravit
y）Ｃｇ、及びそのメンバーシップ関数の各値θと関連
した重みを入手する必要がある。

【００５３】都合の好いことに、重心は、並列に実行さ
れ、かつそれぞれ比の分子及び分母の項を含む２つの加
算の比から見付けることができる。メモリブロック１３
の各メモリワードに分子及び分母の項の両方が記憶さ
れ、これらはθの同じ値と関連している。従って、両方
のデータは、単一のメモリアクセスで読み出すことがで
きる。

【００５４】特に、メモリブロック１３のメモリワード
は、上記比の分子の加数＋分母の加数を表すのに使用さ
れるこれらの和によって与えられるビットの数ｑを有す
る。一般に、これらの項を表すのに必要なビットの数
は、水平分解能Ｎ（論議の領域）及び垂直分解能Ｌ（真
のレベル）の関数である。

【００５５】推論ルールの「である」の部分に対してＭ
ＡＮ−ＭＩＮ推論方法を使用するものと仮定すると，分
子の加数は、A_i＊X_giから分かり、一方、対応する分母
の加数は、丁度A_iである。ここで、A_iは所定の出力のメ
ンバーシップ関数の領域、X_{g i}はその関数の中心であ
る。代わりに、ＭＡＸ−ＤＯＴ推論方法を使用するもの
と仮定すると、分子の加数はθ_i＊A_i＊X_gi、分母の加数
はθ_i＊A_iである。ここで、θ_iは加算によって影響され
る「である」の部分におけるｉ番目のメンバーシップ関
数に与えられる重みを表す。

【００５６】上記で示唆された水平分解能Ｎ及び垂直分
解能Ｌの値を使用すると、（ａ）分子の項に対するビッ
トの数N_iは＝２＊Ｌ＋２＊Ｎであり、（ｂ）分母の項に
対するビットの数Ｄ_iは＝２＊Ｌ＋Ｎであり、（ｃ）メ
モリワード当たりのビットの数ｑは＝（ａ）＋（ｂ）＝
４＊Ｌ＋３＊Ｎであり、そして、論議の領域に対する１
０ビットの分解能がＮ＝１０２４、真のＬ＝１６度で４
ビットと仮定すると、次の次元は、上記（a),(b),(c)に
（a)＝２８ビット,(b)＝１８ビット,(c)＝４６ビット＝
ｑを代入することにより分かることが理解される。

【００５７】これらの値は、メモリブロック１３の出力
端子をデファジィファイア１５の対応する入力端子に接
続するデータバスａ及びｂの大きさを規定する。メモリ
ブロック１３が必要とするデータの全てを含むようにそ
れに対して順に持つべき次元を次に説明する。重みの値
θが上述した和の項の各々と関連しているので、処理す
べき全てのデータは、分子に対する項及び分母に対する
項Ｌを各メンバーシップ関数に対して記憶することによ
って得ることができる。

【００５８】この推定は、計算動作に必要のないθ＝０
の値と関連しているデータの存在によって修正され得
る。つまり、θの零の値と関連しているこれらの項は、
制御信号を発生する制御器に接続された回路によって検
出され、そして、記憶装置までも送れない。図１５に示
すように、メモリブロック１３は、連続する領域４に理
想的に分割され、各領域は特定のメンバーシップ関数の
データを含む。

【００５９】この方法では、メモリアドレスは、重心計
算で決定されるメンバーシップ関数で占められる記憶領
域の上部境界を識別するθの値に単にオフセット量を付
加することによって発生できる。最後に、上述した型の
L-1の異なるワードが各メンバーシップ関数に対して必
要とされ、かつファジィ集合が各出力変数と関連してい
ることに鑑みて、メモリブロック１３の全サイズは、次
式によって得ることができる。メモリワードの数（ｄ）
＝（L-1)＊（ファジィ集合当たりのメンバーシップ関数
の数）＊（出力変数の数）。

【００６０】従って、項集合当たり６に等しい変数の数
及び１２に等しいファジィ集合の数を設定することで、
５１８４０ビットの大域的メモリサイズが得られる。こ
のメモリは、その容量を増加するために、電子制御器１
の外部にあるモジュールで拡張できる。

【００６１】次に、図８を参照して、インタフェース回
路９の内部構造を詳細に説明する。このインタフェース
回路９は、ファジィ制御器インタフェースユニット１１
用のメモリ７からの情報を処理し、搬送する。ダイナミ
ックメモリ配分のため、リードオンリーメモリ７からの
情報を直接計算要素に通過させることができないので、
インタフェース回路ａが使用される。

【００６２】インタフェース回路９は、複数のブロック
１９に分割され、これらは、相互に同一であり、かつ数
がメモリ７の数に等しい。推論ルールの「もし〜なら
ば」の部分に関連するメモリワードが同じファジィ変数
Ｘに関連するａの少なくとも１つか、たった８つの値を
含むことができるので、このようなａの値は、バスｈを
介して対応するメモリ７に接続されたバッフアレジスタ
２２を通して、並びにバッフアレジスタ２２の出力側に
接続された有限状態装置（finit state machine）１８
を介してアクセスされるＲＡＭ型の読みだし／書き込み
メモリ２４を通して都合よく処理される。

【００６３】ＲＡＭのサイズは、項集合に存在するメン
バーシップ関数の最大数、この場合１２に依存する。４
ビットバスｙは、図４、図９及び図１０に示すように、
ファジィ制御器インタフェースユニット１１に相互接続
されたＡＮＤ−ＯＲ選択器２５の入力側へのＲＡＭ２４
の出力に応じる。ファジィ制御器インタフェースユニッ
ト１１は、電子制御器１の中央部を表し、各ファジィル
ールに対するθの値は、上記ファジィ制御器インタフェ
ースユニット１１内で計算される。

【００６４】ＡＮＤ−ＯＲ選択器２５（図９）は、関数
μ（ｘ）と関連したαｉの既知の値に基づく所定の推論
ルールに対するθの値を計算するように配列される。詳
細には、ＡＮＤ−ＯＲ選択器２５の構成は、図１０に示
すようなものであり、論理ＯＲ及びＡＮＤ演算子を持つ
前置詞を計算するためにそれぞれ意図された２つの対称
部分２６，２７から成る。

【００６５】ＡＮＤ−ＯＲ選択器２５は、所定のルール
に対するαの値をメモリ２４から４ビットバスｙを介し
てその入力を受け、前置詞（「もし〜ならば」の部分）
の任意に長い数字を有するルールを処理できる。ルール
に含まれる論理演算子の型に応じて、αの値がマルチプ
レクサ２９によって最小値（ＭＩＮ）又は最大値（ＭＡ
Ｘ）ブロックのいずれかに転送される。

【００６６】単一の最小値又は最大値ブロックの構造
は、図１１に示すように、メモリ２４からαの値を受け
る複数の入力、及び入力値の最小値又は最大値が現れる
単一のバス出力ｊを有する比較器３１を含む。比較器３
１の出力は、混合器３２に供給され、この混合器３２
は、又比較器３１の入力側に印加される信号が次の適当
なルーチンで供給される。

【００６７】この計算方法が非常に簡単なのは、数量間
で単一の比較動作のみが行われるという事実に起因して
いる。これは、計算時間並びに電子構成部品を相当節約
できる。ＡＮＤ−ＯＲ選択器２５内に幾つかのバッファ
レジスタ２３を設けることにより、前の動作の部分的結
果に基づいて帰還計算動作を行うのに利用できる局部メ
モリが作れる。

【００６８】対称部分２６及び２７の各々は、マルチプ
レクサ２８、バッファレジスタ２３及び第２のマルチプ
レクサ３０を使用して各最小値又は最大値ブロックから
の出力がそのブロック入力側に再印加される第１の帰還
ループを有する。第１の帰還ループの外部として見なさ
れる第２の帰還ループは、マルチプレクサ２８の出力を
バッファレジスタ２３及び２つの縦続接続されたマルチ
プレクサ３３及び２１を通して最小値ブロック及び最大
値ブロックの両入力側に戻す。

【００６９】最小値及び最大値ブロックの各々に対して
２つの帰還ループを設けることによって、ルールの重み
０を、たとえそれが偶然に複雑なものであっても、処理
時間を最小にする策略を使用して計算することができ
る。動作に対するシーケンス及び重みαの性質は、極小
の装置制御内で規定され、一旦制御プログラムを表すフ
ァジイルールの編集が完了すると、既知となる。

【００７０】ＡＮＤ−ＯＲ選択器２５内に設けられた種
々のマルチプレクサは、同じ制御信号で動作し、実行さ
れる動作がレジスタに記憶されたデータを要求するかど
うかに応じて、重要なデータ又は重要でないデータのい
ずれかを供給するのに有効である。選択器出力、特にマ
ルチプレクサ３３からの出力は、所定のシーケンス順に
幾つかのα関数の適当な組み合わせから分かるように、
メンバーシップ関数と関連したθの値を有する。

【００７１】このθの値は、所定のメンバシップ関数、
「もし〜ならば」の部分と関連した真のレベルを表し、
ＡＮＤ−ＯＲ選択器２５の出力側に接続されたメモリ２
７Ａに記憶される。ルールの全ての「もし〜ならば」の
部分の計算から得られたθの値の全てが、そのメモリ２
７Ａに含まれ、これらは、後述する推論方法の第２のス
テップ中ルールの「である」の部分のメンバーシップ関
数を修正するのに使用される。

【００７２】電子制御器１の内部構造の上述の説明を、
次に図１２を参照して完了するが、この図１２はデファ
ジィファイア１５を概略的形態で示す。デファジィファ
イア１５内には、適当な変換に続く制御信号を出力する
ために、ファジィ論理の計算モデルに従ってメンバーシ
ップ関数が組み込まれている。

【００７３】従って、それらの関連した論議の領域内に
メンバーシップ関数を離散的表示に変換することが必要
になる。このために、様々なアルゴリズムがしばしば使
用され、その内でいわゆる重心アルゴリズムが最も度々
適用されるものである。

【００７４】この方法で、電子制御器１の出力は、ファ
ジィルールの処理に起因した関数と関連した重心によっ
て基本的に与えられる。しかしながら、この結果を得る
ために、重心計算式に現れる和が論議の領域をディジタ
ル化するのに適合される水平分解能に依存するので、ア
ルゴリズムは、多数の計算を実行すべきである。

【００７５】このように、このルゴリズムの実行は、十
分な実行速度を提供するのに計算段階で高い平行レベル
を要求する。勿論、ファジィ論理処理のこの動作段階中
計算負荷の低減は、満足な性能が電子制御器によって与
えられるならば、極めて重要である。

【００７６】従って、この発明の範囲内では、計算時間
を非常に低減し、ユーザーにメンバーシップ関数、「で
ある」の部分を修正させて、このようなメンバーシップ
関数を見付けるのにＮＡＮ−ＭＩＮ又はＭＡＸ−ＤＯＴ
方法のいずれを使用するかに拘わらず、推論ルールの重
みを適合させることができる異なったデファジィアルゴ
リズムを使用する。

【００７７】ファジィ計算に起因する関数は、「であ
る」の部分、メンバーシップ関数の個々を、それらが現
れる推論ルールの重み０に従って修正するように加算を
行うことによって得られる。結局、ファジィ関数に起因
する関数の重心は、又それを発生した個々のメンバーシ
ップ関数と関連した重心から見付けることができる。こ
れらの部分的重心は“セントロイド（重心）”と呼ば
れ、たった今吟味した計算方法は、セントロイド方法と
呼ばれる。

【００７８】セントロイドCg1及びＣg2と関連した２つ
のメンバーシッ関数μ１（ｘ）及びμ２（ｘ）を、図１
３のグラフに視覚的にプロットして示す。図１４は、前
述のセントロイドから計算された重心Ｃｇを持つ関数μ
（ｘ）＝μ１（ｘ）＋μ２（ｘ）を示すグラフである。
この方法を概括することによって、重心Ｃｇを計算する
公式は、所定の値θに関するメンバーシップ関数、「で
ある」の部分を見付けるのに、ＭＡＸ−ＭＩＮ又はＭＡ
Ｘ−ＤＯＴ推論方法のいずれを使用するかに応じて規定
できる。

【００７９】ＭＡＸ−ＭＩＮ方法の場合、 Ｃｇ＝Σ_iＡ_i＊Ｘ_gi／Σ_iＡ_i であり、ｉは１とｎの間で変化する。ここで、Ａ_iは所
定出力のメンバーシップ関数の領域、Ｘ_giは上記関数の
重心、ｎは和に含まれるメンバーシップ関数、「であ
る」の部分である。

【００８０】一方、ＭＡＸ−ＤＯＴ法の場合、 Ｃｇ＝Σ_iθ_i＊Ａ_i＊Ｘ_gi／Σ_iθ_i＊Ａ_i であり、ｉは１とｎの間で変化する。ここで、θ_iは問
題の出力に関連する種々のメンバーシップ関数、「であ
る」の部分と関連した重みから分かる。上記問題は形式
的に同一であるので、それらは、もっと一般的な式に以
下のごとく変形することができる。 Ｃｇ＝Σ_iＮｕｍ_i／Σ_iＤｅｎ_i ここで、ｉは１とｎの間で変化し、Ｎｕｍ及びＤｅｎ
は、一般的に公式の分子及び分母に現れる項を示す。

【００８１】しかしながら、同時に、これら和の全て
は、重心計算に含まれるファジイ集合の数まで拡大する
ことができることが理解できる。この数は、離散的論議
の領域を構成す点の数より非常に小さい。更に、項集合
のファジィ集合の全てが計算に入らないが、和に寄与し
たもの、即ち零以外の重みθと関連したもののみが計算
に入る。

【００８２】要するに、ここで提案された計算アルゴリ
ズムは、重心を探すのに必要な動作の数の重大な低減に
影響を及ぼし、図１２は、そのアルゴリズムを実行する
デファジィファイア１５の構成の一例を示す。図１２に
おいて、３４及び３５は２つの加算器ブロックを示し、
前者は分子の項の和を計算し、後者は分母の項の和を計
算するためのものである。

【００８３】加算器ブロック３４は、メモリ１３からバ
スａを介してデータを入力され、分割器３６の入力側に
接続されたバスａ＋ｔに出力する。出力ビットの数のｔ
インクリメントは、項集合におけるファジィ集合の最大
数を選択するのにユーザーに対して利用できる。同様
に、加算器ブロック３５は、メモリ１３からバスｂを介
してデータを入力され、分割器３６の入力側に接続され
たバスｂ＋ｔに出力する。分割器３６は、２つの和を分
割して重心Ｃｇを得る。

【００８４】分割器３６の出力側は、和の分子のビット
数マイナス和の分母のビット数の差（ａ−ｂ）に等しい
ビット数を有する。分割器３６の後のマルチプレクサ３
７は、信号をディジタル／アナログ変換器３８に供給
し、ディジタル／アナログ変換器３８は、出力Ｏ１Ａの
アナログ信号を発生する。従って、デファジィファイア
１５は、それがファジィ論理情報を通して直接アクチュ
エータを駆動できないことから、アクチュエータがこの
ような情報を判断することが出来ないので、電子制御器
１と外部回路の間で、ある推論を提供する。

【００８５】このように、この発明のある特定の実施例
を述べてきたけれども、当業者には、種々の変更、変
形、及び改善が容易に想起されるであろう。このよう
な、この開示によって明確に成しうる変更、変形、及び
改善は、特にここで述べていないけれども、この開示の
一部であることを意図するものであり、かつこの発明の
要旨内にあることを意図するものである。

【００８６】従って、上述の説明は、一例のみとしてで
あり、これに制限されるものでない。この発明は、上記
特許請求の範囲及びそれに等価なものに規定するように
制限されるのみである。

【００８７】

【発明の効果】この発明による電子制御器の構成は、技
術的問題を解決し、推論動作に関連している計算の仕事
を非常に簡略化することで周知の解決法と識別される。
特に、この発明による電子制御器の主要な革新的面は、
それに組み合わされたメモリにおいて、推論ルールの
「もし〜ならば」及び「である」の部分のメンバーシッ
プ関数が、異なって含まれ、かつ表されるということで
ある。更に、メモリの独特の設定は、メンバーシップ関
数が取ることができる形態における制限を除去できる。

【図面の簡単な説明】

【図１】この発明の一実施例のファジィ論理電子制御器
を概略的に示す全体図である。

【図２】図１に示すファジィ論理電子制御器のファジィ
ファイアの詳細な構成図である。

【図３】図２に示すファジィファイアのより詳細図であ
る。

【図４】図１に示すファジィ論理電子制御器の中央制御
ユニットであるファジィ制御器中央部の構成図である。

【図５】図１に描写された構成に組み入れられる幾つか
の記憶モジュールの概略図である。

【図６】図５のメモリのデータ設定を図式的に示す図で
ある。

【図７】図１の構成に組み入れられる別の記憶モジュー
ルの概略図である。

【図８】図４の中央制御ユニットに組み入れられる計算
回路であるインタフェース回路を概略的に示す図であ
る。

【図９】図４の中央制御ユニットに組み入れられる推論
制御ユニットであるファジィ制御器インタフェースユニ
ットの概略図である。

【図１０】図９の推論制御ユニットを概略的な形で示す
構成図である。

【図１１】単一の最小値（ＭＩＮ）又は最大値（ＭＡ
Ｘ）ブロックの構成を示す図である。

【図１２】図１のデファジィファイアの詳細な構成図で
ある。

【図１３】この発明のファジィ論理電子制御器を使用し
てファジィ論理により行われる論理動作を示す図であ
る。

【図１４】この発明のファジィ論理電子制御器を使用し
てファジィ論理により行われる論理動作を示す図であ
る。

【図１５】図７の記憶モジュールの内部構成を図式的に
示すより詳細図である。

【符号の説明】

１ ファジィ論理電子制御器 ３ ファジィファイア部 ５ ファジィ制御器中央部 ７，２７Ａ メモリ ８ セル ９ インタフェース回路 １０ ファジィファイア １１ 推論制御ユニット １２ アナログーディジタル変換器 １３ メモリブロック １４，２１，２８〜３０，３３，３７ マルチプレク
サ １５ デファジィファイア １６ デコーダブロック １７，２０ アドレス領域 １８ 有限状態装置 ２２ バッフアレジスタ ２３ レジスタ ２４ 読み書き可能なメモリ（ＲＡＭ） ２５ ＡＮＤ−ＯＲ選択器 ２６，２７ 対称部分 ３１ 比較器 ３２ 混合器 ３４，３５ 加算器ブロック ３６ 分割器 ３８ ディジタルーアナログ変換器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リナルド・ポルッツィ イタリア国、20100 ミラノ、ピアッツ ァ・イストリア ２ (72)発明者 ジァングイド・リツォット イタリア国、20123 ミラノ、ヴィア・ モリノ・デッレ・アルミ 11 (56)参考文献 実開 平１−164501（ＪＰ，Ｕ) 山川ら、ファジイ応用ハンドブック、 （1991．７．25）、（株）工業調査会、 ＰＰ．75−98

Claims (19)

(57)【特許請求の範囲】
1. 【請求項１】 論理変数の所定のメンバーシップ関数が
   少なくとも１つの前部である前置詞及び少なくとも１つ
   の後部である含意を有する「もし〜ならば・・・であ
   る」のルールとして実質的に形成される推論動作を受け
   入れるファジィ論理電子制御器において、 並列に配列され、各々が少なくとも１つのアナログ入力
   及び少なくとも１つのディジタル入力を有し、入力信号
   をファジィ論理信号に変換する複数のファジィファイア
   を含む入力部と、 内部に記憶された「もし〜ならば・・・である」のルー
   ルの前部である前置詞のデータを有し、各々が上記入力
   部内のファジィファイアに対応し、かつそれぞれ対応す
   るファジィファイア出力側に接続された入力端を有する
   複数の記憶モジュール、上記記憶モジュールからのデー
   タを使用して「もし〜ならば・・・である」のルールに
   基づき論理動作を行うファジィ制御器インタフェースユ
   ニット、上記記憶モジュールを上記ファジィ制御器イン
   タフェースユニットに接続するインタフェース回路、及
   び上記ファジィ制御器インタフェースユニットの出力側
   に接続され、内部に記憶された「もし〜ならば・・・で
   ある」のルールの後部である含意のデータを有する付加
   的記憶モジュールを含む中央制御ユニットと、 上記中央制御ユニットの上記付加的記憶モジュールの出
   力側に接続され、推論動作の結果をアナログ又はディジ
   タル信号に変換して戻すデファジィファイアとを備え、
   各ファジィファイアは、 アナログ入力を有するアナログーディジタル変換器と、 ２入力の一方にディジタル信号を、２入力の他方に上記
   アナログーディジタル変換器からの出力信号を受ける２
   入力、１出力のマルチプレクサと、 上記マルチプレクサの出力側に接続され、複数の記憶モ
   ジュール内の対応する記憶モジュールのメモリワードの
   アドレスを計算するようになされているデコーダブロッ
   クとを備え たファジィ論理電子制御器。
2. 【請求項２】 インタフェース回路は、複数の記憶モジ
   ュール内の多数の記憶モジュールに数的に対応する多数
   の同一の回路を備え、各回路は、上記記憶モジュールの
   １つに接続された入力端及び出力端を有するバッファレ
   ジスタ、このバッファレジスタの出力端に接続された入
   力端及び出力端を有する有限状態装置、この有限状態装
   置の出力側に接続された入力端を有する読みだし／書き
   込みメモリを含む請求項１記載のファジィ論理電子制御
   器。
3. 【請求項３】 ファジィ制御器インタフェースユニット
   は、２つの対称部分を有し、ＡＮＤ及びＯＲ演算子を含
   む論理前置詞を計算するＡＮＤ−ＯＲ選択器と、このＡ
   ＮＤ−ＯＲ選択器の出力側に接続された読み出し／書き
   込みメモリとを備えた請求項１記載のファジィ論理電子
   制御器。
4. 【請求項４】 対称部分の各々は、一対の帰還ループを
   含み、各帰還ループは、比較器、この比較器に接続され
   た２つのマルチプレクサ、及びこれら２つのマルチプレ
   クサに接続されたレジスタを含む請求項３記載のファジ
   ィ論理電子制御器。
5. 【請求項５】 デファジィファイアは、 並列に配列され、各々その入力端に付加的記憶モジュー
   ルからのデータをそれぞれ受ける一対の加算器と、 各加算器のそれぞれの出力側に接続された分割器と、 この分割器からの信号をファジィ論理電子制御器のディ
   ジタル出力端の１つに伝送する１入力、２出力のマルチ
   プレクサと、 このマルチプレクサからの信号をアナログ信号に変換
   し、このアナログ信号を上記ファジィ論理電子制御器の
   アナログ出力端に供給するディジタルーアナログ変換器
   とを備えた請求項１記載のファジィ論理電子制御器。
6. 【請求項６】 記憶モジュール及び付加的記憶モジュー
   ルはリードオンリーメモリである請求項１記載のファジ
   ィ論理電子制御器。
7. 【請求項７】 付加的記憶モジュールは単一の記憶モジ
   ュールである請求項１記載のファジィ論理電子制御器。
8. 【請求項８】 論理変数の所定のメンバーシップ関数が
   少なくとも１つの前部である前置詞及び少なくとも１つ
   の後部である含意を有する「もし〜ならば・・・であ
   る」のルールとして形成される推論動作を受け入れるス
   テップと、それぞれの記憶モジュールに各ルールの前部
   である前置詞のデータを記憶するステップと、 単一の記憶モジュールに各ルールの後部である含意のデ
   ータを記憶するステップとを含むファジィ論理電子制御
   器のメモリ動作方法。
9. 【請求項９】 論理変数のメンバーシップ関数の離散値
   をそれぞれの記憶モジュールの連続した場所に記憶する
   ステップを更に含む請求項８記載のファジィ論理電子制
   御器のメモリ動作方法。
10. 【請求項１０】 後部である含意のデータを記憶するス
    テップは、項を含む２つの離散データからなるメモリワ
    ードを記憶し、対応するメンバーシップ関数の重心を計
    算するステップを含む請求項８記載のファジィ論理電子
    制御器のメモリ動作方法。
11. 【請求項１１】 公式Ｃｇ＝Σ_ｉＮｕｍ_ｉ／Σ_ｉＤｅｎ
    _ｉによる重心を計算するステップを更に含み、ここで、
    ｉは１とｎの間で変化し、Ｎｕｍ＝ＭＡＸ−ＭＩＮ又は
    ＭＡＸ−ＤＯＴ方法の分子に現れる数、Ｄｅｎ＝ＭＡＸ
    −ＭＩＮ又はＭＡＸ−ＤＯＴ方法の分母に現れる数であ
    る請求項１０記載のファジィ論理電子制御器のメモリ動
    作方法。
12. 【請求項１２】 論理変数の所定のメンバーシップ関数
    が少なくとも１つの前部である前置詞及び少なくとも１
    つの後部である含意を有する「もし〜ならば・・・であ
    る」のルールとして形成される推論動作を受け入れるフ
    ァジィ論理電子制御器において、 並列に配列され、各々が少なくとも１つのアナログ入力
    及び少なくとも１つのディジタル入力を有し、入力信号
    をファジィ論理信号に変換する複数のファジィファイア
    を含む入力手段と、 「もし〜ならば・・・である」のルールの前部である前
    置詞のデータを記憶する手段を有し、各々が上記入力手
    段内のファジィファイアに対応しかつ各対応するファジ
    ィファイア出力側に接続された入力端を有する複数のメ
    モリ、出力端及び上記メモリの出力側に接続された入力
    端を有するインタフェース回路、上記各メモリの出力側
    に接続された入力端を有し、上記メモリに記憶されたデ
    ータを使用して「もし〜ならば・・・である」のルール
    に基づき論理動作を行う手段を有するファジィ制御器イ
    ンタフェースユニット、及び上記ファジィ制御器インタ
    フェースユニットの出力側に接続され、内部に記憶され
    た「もし〜ならば・・・である」のルールの後方の含意
    のデータを記憶する手段を有する付加的メモリを含む中
    央制御ユニットと、 上記中央制御ユニットの上記付加的メモリの出力側に接
    続され、推論動作の結果をアナログ又はディジタル信号
    に変換して戻すデファジィファイア手段とを備えたファ
    ジィ論理電子制御器。
13. 【請求項１３】 各ファジィファイアは、 アナログ入力を有するアナログーディジタル変換器と、 上記アナログーディジタル変換器からの出力信号とディ
    ジタル信号を選択するマルチプレクサ手段と、 上記マルチプレクサ手段の出力側に接続され、上記複数
    のメモリの対応するメモリのメモリワードのアドレスを
    計算するデコーダ手段とを備えた請求項１２記載のファ
    ジィ論理電子制御器。
14. 【請求項１４】 インタフェース回路は、メモリから読
    み出された信号を処理し、その信号をファジィ制御器イ
    ンタフェースユニットに送信する手段を備えた請求項１
    ２記載のファジィ論理電子制御器。
15. 【請求項１５】 ファジィ制御器インタフェースユニッ
    トは、ＡＮＤ及びＯＲ演算子を含む論理前置詞を計算す
    る手段と、この計算手段に接続され、計算された論理前
    置詞を記憶する手段とを備えた請求項１２記載のファジ
    ィ論理電子制御器。
16. 【請求項１６】 論理前置詞を計算する手段は、数量間
    で簡単な比較動作を行う手段を備えた請求項１５記載の
    ファジィ論理電子制御器。
17. 【請求項１７】 論理前置詞を計算する手段は、前の動
    作の部分的結果に基づいて帰還計算動作を行う手段を更
    に備えた請求項１６記載のファジィ論理電子制御器。
18. 【請求項１８】 デファジィファイア手段は、公式Ｃｇ
    ＝Σ_ｉＮｕｍ_ｉ／Σ_ｉＤｅｎ_ｉによるメンバーシップ関
    数の重心を計算する手段を備え、ここで、ｉは１とｎの
    間で変化し、Ｎｕｍ＝ＭＡＸ−ＭＩＮ又はＭＡＸ−ＤＯ
    Ｔ方法の分子に現れる数、Ｄｅｎ＝ＭＡＸ−ＭＩＮ又は
    ＭＡＸ−ＤＯＴ方法の分母に現れる数である請求項１２
    記載のファジィ論理電子制御器。
19. 【請求項１９】 重心を計算する手段は、 分子の項の和を計算する第１の手段と、 分母の項の和を計算する第２の手段と、 上記第１及び第２の手段に接続され、分子の項の和を分
    母の項の和で割る手段と、 この割る手段に接続され、アナログ及びディジタル出力
    信号を発生する手段とを備えた請求項１８記載のファジ
    ィ論理電子制御器。