JPH02270030A - ファジィ処理装置 - Google Patents
ファジィ処理装置Info
- Publication number
- JPH02270030A JPH02270030A JP1090660A JP9066089A JPH02270030A JP H02270030 A JPH02270030 A JP H02270030A JP 1090660 A JP1090660 A JP 1090660A JP 9066089 A JP9066089 A JP 9066089A JP H02270030 A JPH02270030 A JP H02270030A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- membership function
- inference result
- output
- fuzzy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 210000005155 neural progenitor cell Anatomy 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N7/00—Computing arrangements based on specific mathematical models
- G06N7/02—Computing arrangements based on specific mathematical models using fuzzy logic
- G06N7/04—Physical realisation
- G06N7/043—Analogue or partially analogue implementation
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Evolutionary Computation (AREA)
- Molecular Biology (AREA)
- Fuzzy Systems (AREA)
- Biomedical Technology (AREA)
- Algebra (AREA)
- Artificial Intelligence (AREA)
- Health & Medical Sciences (AREA)
- Data Mining & Analysis (AREA)
- General Health & Medical Sciences (AREA)
- Automation & Control Theory (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Life Sciences & Earth Sciences (AREA)
- Feedback Control In General (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の要約
前件部の推論演算結果と後件部のメンバーシップ関数と
の旧Ｎ演算（トランケーティング）に代えて、積演算を
行なうアーキテクチャを提供する。これにより、トラン
ケーション回路が不要となる。
の旧Ｎ演算（トランケーティング）に代えて、積演算を
行なうアーキテクチャを提供する。これにより、トラン
ケーション回路が不要となる。
発明の背景
この発明はファジィ処理装置に関する。ここでファジィ
処理装置とは、ファジィ・コントローラ、ファジィ・コ
ンピュータ、ファジィ推論演算装置等といわれるものを
含み、その入力がファジィ情報であるか確定値情報であ
るかを問わす。
処理装置とは、ファジィ・コントローラ、ファジィ・コ
ンピュータ、ファジィ推論演算装置等といわれるものを
含み、その入力がファジィ情報であるか確定値情報であ
るかを問わす。
ファジィ推論を行なう装置を意味する。
ファジィ・コントローラ、ファジィ・コンピュータと呼
ばれるファジィ処理装置が実現されている。ファジィ処
理装置にはアナログ・タイプとディジタル・タイプがあ
る。アナログ・タイプの代表的な処理装置が、たとえば
特開昭６３−１２３１７７号公報に記載されている。こ
のアナログ・タイプのファジィ処理装置では、少なくと
も後件部のメンバーシップ関数が複数本のライン上の信
号分布（電圧分布、電流分布）によって表わされる。そ
して、前件部についての演算結果と後件部のメンバーシ
ップ関数との旧Ｎ演算（トランケーティング）が行なわ
れることにより、１つのルール（制御則）についての推
論結果が得・られる。
ばれるファジィ処理装置が実現されている。ファジィ処
理装置にはアナログ・タイプとディジタル・タイプがあ
る。アナログ・タイプの代表的な処理装置が、たとえば
特開昭６３−１２３１７７号公報に記載されている。こ
のアナログ・タイプのファジィ処理装置では、少なくと
も後件部のメンバーシップ関数が複数本のライン上の信
号分布（電圧分布、電流分布）によって表わされる。そ
して、前件部についての演算結果と後件部のメンバーシ
ップ関数との旧Ｎ演算（トランケーティング）が行なわ
れることにより、１つのルール（制御則）についての推
論結果が得・られる。
したがって、前件部の推論結果と後件部のメンバーシッ
プ関数を表わす複数本のライン上に分布した各信号との
旧Ｎ演算を行なう回路（トランケーション回路）が必要
であり、この回路は後件部のメンバーシップ関数を表わ
すためのライン数と同数の旧Ｎ回路を含むことになる。
プ関数を表わす複数本のライン上に分布した各信号との
旧Ｎ演算を行なう回路（トランケーション回路）が必要
であり、この回路は後件部のメンバーシップ関数を表わ
すためのライン数と同数の旧Ｎ回路を含むことになる。
このため回路規模が大型となり、とくにＩＣ化する場合
に問題となる。
に問題となる。
発明の概要
この発明は、少なくとも後件部のメンバーシップ関数を
複数のライン上に分布した信号によって表わすファジィ
処理装置において１回路の簡素化を図ることを目的とす
る。
複数のライン上に分布した信号によって表わすファジィ
処理装置において１回路の簡素化を図ることを目的とす
る。
この発明は、後件部のメンバーシップ関数を複数本のラ
イン上の信号分布で表わすファジィ処理装置において、
後件部のメンバーシップ関数発生回路に含まれる信号分
布発生回路から発生するすべての信号のレベルを、前件
部の推論結果に応じて比例的に変えるグレード変調回路
を設けたことを特徴とする。
イン上の信号分布で表わすファジィ処理装置において、
後件部のメンバーシップ関数発生回路に含まれる信号分
布発生回路から発生するすべての信号のレベルを、前件
部の推論結果に応じて比例的に変えるグレード変調回路
を設けたことを特徴とする。
この発明によると、後件部のメンバーシップ関数発生回
路から出力されかつ複数本のライン上に分布した。メン
バーシップ関数を表わす信号のすべてが前件部の推論結
果に応じて比例的に調整される。これにより後件部のメ
ンバーシップ関数と前件部の推論結果との積演算が行な
われる。
路から出力されかつ複数本のライン上に分布した。メン
バーシップ関数を表わす信号のすべてが前件部の推論結
果に応じて比例的に調整される。これにより後件部のメ
ンバーシップ関数と前件部の推論結果との積演算が行な
われる。
したがってこの発明によると、トランケーション回路が
不要となり、これによって回路の規模をある程度小型化
することが可能となり、ＩＣ化のために有利となる。
不要となり、これによって回路の規模をある程度小型化
することが可能となり、ＩＣ化のために有利となる。
実施例の説明
第１図はファジィ・コントローラにおける１つのルール
のファジィ推論を行なう回路部分を示している。このフ
ァジィ・コントローラは３種類の入力に対処することが
できるものであり、これらの入力に対してそれぞれメン
バーシップ関数回路（以下ＮＰＣという）１１〜１３が
設けられている。
のファジィ推論を行なう回路部分を示している。このフ
ァジィ・コントローラは３種類の入力に対処することが
できるものであり、これらの入力に対してそれぞれメン
バーシップ関数回路（以下ＮＰＣという）１１〜１３が
設けられている。
ＮＦＣは入力に対応するメンバーシップ関数値を表わす
信号を出力するものである。Ｍ［’Ｃにはラベルによっ
て所定のメンバーシップ関数が設定されている。メンバ
ーシップ関数としては、たとえば第２図に示すように、
ＮＬ−ＰＬまでの７種類を考える。ここでＮはＮｅｇａ
ｔｉｖｅ （負）を５ ＰはＰｏ５ｉｔｉｖｅ （正）
を、ＬはＬａｒｇｅ （大きい）を１ＭはＭｅｄｉｕ
ｍ （中位）を、Ｓは５ＩＩＩａｌｌ （小さい）を
それぞれ表わす。したがって、たとえばＮＬは負の大き
な値、ＰＳは正の小さな値を表わす。ＺＲはほは零を表
わす。このようなメンバーシップ関数を表わす言語情報
をラベルといい、各ＮＰＣ１１〜１３にはルールにした
がうラベルがあらかじめ設定されている。
信号を出力するものである。Ｍ［’Ｃにはラベルによっ
て所定のメンバーシップ関数が設定されている。メンバ
ーシップ関数としては、たとえば第２図に示すように、
ＮＬ−ＰＬまでの７種類を考える。ここでＮはＮｅｇａ
ｔｉｖｅ （負）を５ ＰはＰｏ５ｉｔｉｖｅ （正）
を、ＬはＬａｒｇｅ （大きい）を１ＭはＭｅｄｉｕ
ｍ （中位）を、Ｓは５ＩＩＩａｌｌ （小さい）を
それぞれ表わす。したがって、たとえばＮＬは負の大き
な値、ＰＳは正の小さな値を表わす。ＺＲはほは零を表
わす。このようなメンバーシップ関数を表わす言語情報
をラベルといい、各ＮＰＣ１１〜１３にはルールにした
がうラベルがあらかじめ設定されている。
第３図は推論の過程を示している。この図も参照して、
ＭＰＣＩＩ、１２．１３に設定されているメンバーシ
ップ関数をそれぞれＦ（ｘ） 、 Ｆ（ｙ） 。
ＭＰＣＩＩ、１２．１３に設定されているメンバーシ
ップ関数をそれぞれＦ（ｘ） 、 Ｆ（ｙ） 。
Ｆ （ｚ）とする。これらのＭＰＣｌｌ、１２．ｉ３に
それぞれ人力ａ、ｂ、ｃが与えられると、関数値Ｆ（ａ
）。
それぞれ人力ａ、ｂ、ｃが与えられると、関数値Ｆ（ａ
）。
Ｆ （ｂ） 、 Ｆ （ｃ）がそれぞれ出力される。
これらの出力Ｆ （ａ）〜Ｆ （ｃ）は次に旧Ｎ回路１
４に与えられ、そのＭＩＮ演算が行なわれる。すなわち
。
４に与えられ、そのＭＩＮ演算が行なわれる。すなわち
。
Ｆ（ａ） 、 Ｆ（ｂ） 、 Ｆ（ｃ）のうちの最
も小さいものが選択される。第３図の例では旧Ｎ演算結
果はＦ （ｃ）であり、これをαとする。
も小さいものが選択される。第３図の例では旧Ｎ演算結
果はＦ （ｃ）であり、これをαとする。
旧Ｎ回路１４の出力αはグレード変調回路１５に与えら
れる。このグレード変調回路１５はたとえばバッファ増
幅器１６によって構成され、その出力はメンバーシップ
関数発生回路（以下ＭＰＧという）２０に与えられる。
れる。このグレード変調回路１５はたとえばバッファ増
幅器１６によって構成され、その出力はメンバーシップ
関数発生回路（以下ＭＰＧという）２０に与えられる。
ＭＰＧ２０にもラベルによって、第３図に破□線ｆ （
ｓ）で示すように、所定のメンバーシップ関数が後件部
のメンバーシップ関数として設定されている。そしてＭ
ＦＧ２０からはこの関数ｆ （ｓ）がα倍（αは１より
小さい正の値）されることにより生成されるメンバーシ
ップ関数Ｆ（ｓ）（第３図に斜線で示す）が、複数本の
ライン上における信号分布として出力される。この出力
メンバーシップ関数Ｆ （ｓ）は後件部のメンバーシッ
プ関数ｆ （ｓ）と前件部の処理結果αとの櫃を意味す
る。
ｓ）で示すように、所定のメンバーシップ関数が後件部
のメンバーシップ関数として設定されている。そしてＭ
ＦＧ２０からはこの関数ｆ （ｓ）がα倍（αは１より
小さい正の値）されることにより生成されるメンバーシ
ップ関数Ｆ（ｓ）（第３図に斜線で示す）が、複数本の
ライン上における信号分布として出力される。この出力
メンバーシップ関数Ｆ （ｓ）は後件部のメンバーシッ
プ関数ｆ （ｓ）と前件部の処理結果αとの櫃を意味す
る。
第４図はＭＰＧ２０の一具体例を示している。このＭＦ
Ｇ２０は、たとえば２５本の出力ライン２６（出力端子
２７）上に分布した電圧信号によって表わされるメンバ
ーシップ関数を発生するものであり、電圧分布発生回路
２１とスイッチ・アレイ２２とを含み。
Ｇ２０は、たとえば２５本の出力ライン２６（出力端子
２７）上に分布した電圧信号によって表わされるメンバ
ーシップ関数を発生するものであり、電圧分布発生回路
２１とスイッチ・アレイ２２とを含み。
出力ライン２６はスイッチ争アレイ２２からのびている
。
。
電圧分布発生回路２１は分圧回路２３を含んでいる。分
圧回路２３はたとえば等しい値の複数個の抵抗Ｒが直列
に接続されてなり、バッファ増幅器１６の出力電圧（こ
れをＶ とする）が印加されＯｕ す る。この分圧回路２３からは分圧された電圧Ｖ４（−Ｖ
）、Ｖ 、Ｖ 、Ｖ 、Ｖ
（−０）ｏｕｔ ３ ２ １
０が分圧回路２３からのびるライン２４上に出
力される。これらのライン２４には、基準となるラベル
ＺＲのメンバーシップ関数を表わす電圧分布を発生する
ように９本のライン２５が結線され、これらのライン２
５がスイッチ・アレイ２２に入力している。
圧回路２３はたとえば等しい値の複数個の抵抗Ｒが直列
に接続されてなり、バッファ増幅器１６の出力電圧（こ
れをＶ とする）が印加されＯｕ す る。この分圧回路２３からは分圧された電圧Ｖ４（−Ｖ
）、Ｖ 、Ｖ 、Ｖ 、Ｖ
（−０）ｏｕｔ ３ ２ １
０が分圧回路２３からのびるライン２４上に出
力される。これらのライン２４には、基準となるラベル
ＺＲのメンバーシップ関数を表わす電圧分布を発生する
ように９本のライン２５が結線され、これらのライン２
５がスイッチ・アレイ２２に入力している。
スイッチ・アレイ２２は９本のライン２５上の電圧分布
を、２５本の出力ライン２Ｂ（出力端子２７）上の所定
の位置にシフトするものである。たとえばライン２５の
電圧分布がそのままスイッチ・アレイ２２を通過すると
ラベルＺＲのメンバーシップ関１１表わす電圧分布が出
力端子２７に現われる。ライン２５の電圧分布を８ライ
ン分右にシフトするとラベルＰＭのメンバーシップ関数
を表わす電圧分布が出力端子２７に出力されることにな
る。このようなスイッチ・アレイ２２の詳細は上述した
公開公報に詳述されている。
を、２５本の出力ライン２Ｂ（出力端子２７）上の所定
の位置にシフトするものである。たとえばライン２５の
電圧分布がそのままスイッチ・アレイ２２を通過すると
ラベルＺＲのメンバーシップ関１１表わす電圧分布が出
力端子２７に現われる。ライン２５の電圧分布を８ライ
ン分右にシフトするとラベルＰＭのメンバーシップ関数
を表わす電圧分布が出力端子２７に出力されることにな
る。このようなスイッチ・アレイ２２の詳細は上述した
公開公報に詳述されている。
旧Ｎ回路１４の出力αによって表わされる電圧はバッフ
ァ増幅器１６によって適当な電圧Ｖ に変ｕｔ 換され、電圧分布発生回路２１の分圧回路２３に与えら
れる。したがって２分圧回路２３の出力電圧Ｖ４〜Ｖ
はこの電圧Ｖ （すなわちα）に比例しｏ
ｏｕｔ で変化する。これにより、ピーク電圧値がαによって規
定される三角形状の電圧分布によって表わされるメンバ
ーシップ関数が出力されることになる。
ァ増幅器１６によって適当な電圧Ｖ に変ｕｔ 換され、電圧分布発生回路２１の分圧回路２３に与えら
れる。したがって２分圧回路２３の出力電圧Ｖ４〜Ｖ
はこの電圧Ｖ （すなわちα）に比例しｏ
ｏｕｔ で変化する。これにより、ピーク電圧値がαによって規
定される三角形状の電圧分布によって表わされるメンバ
ーシップ関数が出力されることになる。
第１図はこの発明の実施例を示すブロック図。
第２図はメンバーシップ関数の例を示す図、第３図は推
論過程を示す図、第４図はメンバーシップ関数発生回路
の構成例を示すブロック図およびそこから出力されるメ
ンバーシップ関数を表わす図である。 １５・・・グレード変調回路。 ２０・・・メンバーシップ関数発生回路。 以 上
論過程を示す図、第４図はメンバーシップ関数発生回路
の構成例を示すブロック図およびそこから出力されるメ
ンバーシップ関数を表わす図である。 １５・・・グレード変調回路。 ２０・・・メンバーシップ関数発生回路。 以 上
Claims (1)
- 【特許請求の範囲】 後件部のメンバーシップ関数を複数本のライン上の信号
分布で表わすファジィ処理装置において、 後件部のメンバーシップ関数発生回路に含まれる信号分
布発生回路から発生するすべての信号のレベルを、前件
部の推論結果に応じて比例的に変えるグレード変調回路
を設けたことを特徴とするファジィ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090660A JPH02270030A (ja) | 1989-04-12 | 1989-04-12 | ファジィ処理装置 |
| EP19900106933 EP0392494A3 (en) | 1989-04-12 | 1990-04-11 | Fuzzy processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090660A JPH02270030A (ja) | 1989-04-12 | 1989-04-12 | ファジィ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02270030A true JPH02270030A (ja) | 1990-11-05 |
Family
ID=14004689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090660A Pending JPH02270030A (ja) | 1989-04-12 | 1989-04-12 | ファジィ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0392494A3 (ja) |
| JP (1) | JPH02270030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5524179A (en) * | 1992-07-10 | 1996-06-04 | Kabushiki Kaisha Toshiba | Fuzzy inference processing apparatus |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1252131B (it) * | 1991-11-27 | 1995-06-05 | Sgs Thomson Microelectronics | Architettura e metodo di organizzazione della memoria di un controllore elettronico operante con modalita' logiche di tipo fuzzy |
| DE69203592T2 (de) * | 1992-02-28 | 1996-04-04 | Sgs-Thomson Microelectronics S.R.L., Agrate Brianza, Mailand/Milano | Elektronische Fuzzy-Logiksteuerung und zugehöriges Speicheraufbauverfahren. |
| JPH0628501A (ja) * | 1992-07-10 | 1994-02-04 | Rohm Co Ltd | ファジィ推論ユニット |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786893B2 (ja) * | 1986-11-13 | 1995-09-20 | オムロン株式会社 | ファジィ情報処理装置 |
-
1989
- 1989-04-12 JP JP1090660A patent/JPH02270030A/ja active Pending
-
1990
- 1990-04-11 EP EP19900106933 patent/EP0392494A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5524179A (en) * | 1992-07-10 | 1996-06-04 | Kabushiki Kaisha Toshiba | Fuzzy inference processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0392494A2 (en) | 1990-10-17 |
| EP0392494A3 (en) | 1992-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5131071A (en) | Fuzzy inference apparatus | |
| JPH02270030A (ja) | ファジィ処理装置 | |
| US5680516A (en) | Multiple pulse series generating device and method applicable to random pulse series generating apparatus | |
| EP0361403B1 (en) | Fuzzy inference apparatus | |
| EP0373492A3 (en) | Processing unit using truth-valued flow | |
| JPH01238309A (ja) | 利得制御回路 | |
| EP0372509A3 (en) | Processing unit using truth-valued flow | |
| US5448506A (en) | Multiplication operational circuit device | |
| EP0372511A2 (en) | Truth-valued-flow inference unit | |
| US5408584A (en) | Fuzzy inference system | |
| JP2767625B2 (ja) | ファジィ推論装置およびその動作方法 | |
| JP2767604B2 (ja) | ファジィ推論装置 | |
| JPH0293827A (ja) | ファジィ推論装置 | |
| JPH02244302A (ja) | ファジイ制御装置 | |
| KR960014174B1 (ko) | 퍼지 컨트롤러의 룩업 테이블을 이용한 실시간 제어장치 | |
| US5367611A (en) | Fuzzy inference system | |
| JPH0833822B2 (ja) | ファジィ推論装置 | |
| JPH02273834A (ja) | ファジィ推論装置 | |
| SU813457A1 (ru) | Устройство дл вычислени коэффи-циЕНТОВ РАзлОжЕНи фуНКций B Р д | |
| US5546501A (en) | Defuzzification system for shifting and scaling centroid values | |
| SU881760A1 (ru) | Цифроаналоговый микропроцессор | |
| JPH05127909A (ja) | フアジイ演算装置 | |
| JP3196346B2 (ja) | サブシステム設定装置 | |
| EP0425315A2 (en) | Image generation and processing | |
| JPH0628192A (ja) | ファジィ推論装置 |