JPH02273834A - ファジィ推論装置 - Google Patents
ファジィ推論装置Info
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- JPH02273834A JPH02273834A JP1095858A JP9585889A JPH02273834A JP H02273834 A JPH02273834 A JP H02273834A JP 1095858 A JP1095858 A JP 1095858A JP 9585889 A JP9585889 A JP 9585889A JP H02273834 A JPH02273834 A JP H02273834A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ産業上の利用分野
この発明は、時分割制御によりファジィ推論を行うファ
ジィ推論装置に関する。
ジィ推論装置に関する。
（ｂ１発明の概要
この発明に係るファジィ推論装置は、同一のファジィ演
算部で複数のルール又は複数の入力信号についてファジ
ィ推論できるようにして、全体として少ないファジィ演
算部で装置を構成できるようにしたものである。
算部で複数のルール又は複数の入力信号についてファジ
ィ推論できるようにして、全体として少ないファジィ演
算部で装置を構成できるようにしたものである。
（Ｃ）従来の技術
従来、ファジィ推論装置は、用いるファジィルールのル
ール数だけ並列にファジィ演算部が接続されてファジィ
推論が行われている。また、たとえば機械系のフィード
バック制御において、複数軸の位置制御にファジィ推論
装置を用いる場合、位置の偏差、速度及び加速度などを
入力信号とするファジィ演算部が各軸ごとに別個に設け
られるのが通常である。
ール数だけ並列にファジィ演算部が接続されてファジィ
推論が行われている。また、たとえば機械系のフィード
バック制御において、複数軸の位置制御にファジィ推論
装置を用いる場合、位置の偏差、速度及び加速度などを
入力信号とするファジィ演算部が各軸ごとに別個に設け
られるのが通常である。
（ｄ）発明が解決しようとする！ＩＫ題しかしながら、
従来のこのようなファジィ推論装置においては、高速推
論が要求されない場合にも、ルールの数だけファジィ演
算部を必要とし、また入力信号のチャンネルごとにファ
ジィ推論装置を用いなければならない、このため、回路
を構成する部品点数が多くなり装置全体が大型化すると
ともにコスト高になるという問題があった。
従来のこのようなファジィ推論装置においては、高速推
論が要求されない場合にも、ルールの数だけファジィ演
算部を必要とし、また入力信号のチャンネルごとにファ
ジィ推論装置を用いなければならない、このため、回路
を構成する部品点数が多くなり装置全体が大型化すると
ともにコスト高になるという問題があった。
この発明の目的は、ファジィ演算部を時分割制御するこ
とにより、同一のファジィ演算部で複数のファジィルー
ルを実行出来るようにし、又複数チャンネルの入力信号
についてファジィ推論できるようにして上記従来の問題
点を解消したファジィ推論装置を提供することにある。
とにより、同一のファジィ演算部で複数のファジィルー
ルを実行出来るようにし、又複数チャンネルの入力信号
についてファジィ推論できるようにして上記従来の問題
点を解消したファジィ推論装置を提供することにある。
（（１）！！ｉ！！［を解決するための手段この発明の
請求項１に係るファジィ推論装置は、前件部メンバシッ
プ関数と後件部メンバシップ関数及び前件部ラベルと後
件部ラベル間の推論ルールを設定することにより入力信
号に対するルール毎の推論結果を出力するファジィ演算
手段と、このファジィ演算手段に対して各ルール毎に前
件部メンバシップ関数と後件部メンバシップ関数を順に
設定する時分割制御手段と、 前記ファジィ演算手段の推論出力の最大値を保持するピ
ークホールド回路と、 このピークホールド回路の出力から確定値を求めるデフ
ァジファイ手段とから構成したことを特徴としている。
請求項１に係るファジィ推論装置は、前件部メンバシッ
プ関数と後件部メンバシップ関数及び前件部ラベルと後
件部ラベル間の推論ルールを設定することにより入力信
号に対するルール毎の推論結果を出力するファジィ演算
手段と、このファジィ演算手段に対して各ルール毎に前
件部メンバシップ関数と後件部メンバシップ関数を順に
設定する時分割制御手段と、 前記ファジィ演算手段の推論出力の最大値を保持するピ
ークホールド回路と、 このピークホールド回路の出力から確定値を求めるデフ
ァジファイ手段とから構成したことを特徴としている。
また、この発明の請求項２に係るファジィ推論装置は、
前件部メンバシップ関数と後件部メンバシップ関数及び
前件部ラベルと後件部ラベル間の推論ルールを設定する
ことにより入力信号に対するルール毎の推論結果を出力
するファジィ演算手段と、 このファジィ演算手段の推論出力から確定値を求めるデ
ファジファイ手段と、 前記ファジィ演算手段に対する入力信号を選択する入力
信号選択回路と、 前記デファジファイ手段の出力信号をホールドする複数
のサンプルホールド回路と、 これらのサンプルホールド回路に対する出力信号を選択
する出力信号選択回路と、 前記入力信号選択回路と出力信号選択回路を順に切り替
えるとともに、入力信号及び出力信号の切替毎に前記フ
ァジィ演算手段に対してルールに応じた前件部メンバシ
ップ関数と後件部メンバシップ関数を設定する時分割制
御手段とから構成したことを特徴としている。
前件部メンバシップ関数と後件部メンバシップ関数及び
前件部ラベルと後件部ラベル間の推論ルールを設定する
ことにより入力信号に対するルール毎の推論結果を出力
するファジィ演算手段と、 このファジィ演算手段の推論出力から確定値を求めるデ
ファジファイ手段と、 前記ファジィ演算手段に対する入力信号を選択する入力
信号選択回路と、 前記デファジファイ手段の出力信号をホールドする複数
のサンプルホールド回路と、 これらのサンプルホールド回路に対する出力信号を選択
する出力信号選択回路と、 前記入力信号選択回路と出力信号選択回路を順に切り替
えるとともに、入力信号及び出力信号の切替毎に前記フ
ァジィ演算手段に対してルールに応じた前件部メンバシ
ップ関数と後件部メンバシップ関数を設定する時分割制
御手段とから構成したことを特徴としている。
（ｆ１作用
この発明の構成例を第１図に示す。
第１図において１は以下に述べる各部に対してコードデ
ータ及び各種タイミング信号を発生する時分割制御部で
ある。２は１〜ｎの複数チャンネルの入力信号の内単一
チヤンネルの信号を選択するマルチプレクサ、３はファ
ジィ演算を行うファジィチップであり、時分割制御部ｌ
により設定された各メンバシップ関数と推論ルールに従
って入力信号ｘ、ｙ、ｚに対してファジィ演算を行い、
推論結果を出力する。ピークホールド回路４はファジィ
チップ３からの推論結果である出力信号の最大値を保持
する。デファジファイチップ５は複数のピークホールド
回路４の信号から確定値を求め電圧信号として出力する
。また図中６はデファジファイチップ５の出力信号を複
数のサンプルホ−ルド回路７に対して選択的に出力する
デマルチプレクサである。
ータ及び各種タイミング信号を発生する時分割制御部で
ある。２は１〜ｎの複数チャンネルの入力信号の内単一
チヤンネルの信号を選択するマルチプレクサ、３はファ
ジィ演算を行うファジィチップであり、時分割制御部ｌ
により設定された各メンバシップ関数と推論ルールに従
って入力信号ｘ、ｙ、ｚに対してファジィ演算を行い、
推論結果を出力する。ピークホールド回路４はファジィ
チップ３からの推論結果である出力信号の最大値を保持
する。デファジファイチップ５は複数のピークホールド
回路４の信号から確定値を求め電圧信号として出力する
。また図中６はデファジファイチップ５の出力信号を複
数のサンプルホ−ルド回路７に対して選択的に出力する
デマルチプレクサである。
マルチプレクサ２に入力される複数チャンネルの入力信
号はそれぞれｘ、 ｙ、 ｚの信号からなり、これ
らはたとえば位置偏差、速度、加速度に相当する１３号
であり、これらの入力信号がファジィチップ３に与えら
れる１時分割制御部１からファジィチップ３に対して与
えられる信号としてＡ。
号はそれぞれｘ、 ｙ、 ｚの信号からなり、これ
らはたとえば位置偏差、速度、加速度に相当する１３号
であり、これらの入力信号がファジィチップ３に与えら
れる１時分割制御部１からファジィチップ３に対して与
えられる信号としてＡ。
ａは入力信号Ｘに関する前件部メンバシップ関数とその
波形の選択信号である。Ｂ、ｂは入力信号ｙに関する前
件部メンバシップ関数とその波形の選択信号である＠
ｃ、 Ｃは入力信号２に関する前件部メンバシップ関
数とその波形の選択信号である。更にり、ｄは後件部メ
ンバシップ関数とその波形の選択信号である。ファジィ
チップ３は時分割制御部１から与えられる各メンバシッ
プ関数とその波形の選択信号により各メンバシップ関数
を発生し、入力信号ｘ、ｙ、ｚについて前件部論理演算
及び後件部論理演算を行い、推論結果を出力する。
波形の選択信号である。Ｂ、ｂは入力信号ｙに関する前
件部メンバシップ関数とその波形の選択信号である＠
ｃ、 Ｃは入力信号２に関する前件部メンバシップ関
数とその波形の選択信号である。更にり、ｄは後件部メ
ンバシップ関数とその波形の選択信号である。ファジィ
チップ３は時分割制御部１から与えられる各メンバシッ
プ関数とその波形の選択信号により各メンバシップ関数
を発生し、入力信号ｘ、ｙ、ｚについて前件部論理演算
及び後件部論理演算を行い、推論結果を出力する。
この発明の請求項１に係るファジィ推論装置においては
、時分割制御手段は、ファジィ演算手段に対して各ルー
ル毎に前件部メンバシップ関数と後件部メンバシップ関
数を順に設定する。したがって第１図においては時分割
制御部１が予め設定されている複数のルールの前件部の
各項に対応する３つのメンバシップ関数および後件部の
メンバシップ関数を定めることによってファジィチップ
３がそのルールを実行することになる。各ルールの推論
結果はピークホールド回路４が保持するため、すべての
ルールについてファジィ演算を行うことによりピークホ
ールド回路４にいわゆるｍ１ｎｉ−１ＩＩａＸルールの
ＷａＸルールを実行する。そしてデファジファイチップ
５はピークホールド回路４の複数の出力信号のたとえば
重心位置を確定値として求める。
、時分割制御手段は、ファジィ演算手段に対して各ルー
ル毎に前件部メンバシップ関数と後件部メンバシップ関
数を順に設定する。したがって第１図においては時分割
制御部１が予め設定されている複数のルールの前件部の
各項に対応する３つのメンバシップ関数および後件部の
メンバシップ関数を定めることによってファジィチップ
３がそのルールを実行することになる。各ルールの推論
結果はピークホールド回路４が保持するため、すべての
ルールについてファジィ演算を行うことによりピークホ
ールド回路４にいわゆるｍ１ｎｉ−１ＩＩａＸルールの
ＷａＸルールを実行する。そしてデファジファイチップ
５はピークホールド回路４の複数の出力信号のたとえば
重心位置を確定値として求める。
この発明の請求項２に係るファジィ推論装置においては
、時分割制御手段が入力信号選択回路と出力信号選択回
路を順に切り替えるとともにファジィ演算手段に対して
ルールに応じた各メンバシップ関数を設定する。すなわ
ち第１図においては時分割制御部１がマルチプレクサ２
を選択することにより入力１〜ｎのチャンネルを切り替
え、デマルチプレクサ６を選択することにより複数のサ
ンプルホールド回路７のうち何れか一つに確定値を選択
的に出力する。したがって入力１〜ｎの各入力に応じて
推論確定値が出力１〜ｎに順次時分割出力される。
、時分割制御手段が入力信号選択回路と出力信号選択回
路を順に切り替えるとともにファジィ演算手段に対して
ルールに応じた各メンバシップ関数を設定する。すなわ
ち第１図においては時分割制御部１がマルチプレクサ２
を選択することにより入力１〜ｎのチャンネルを切り替
え、デマルチプレクサ６を選択することにより複数のサ
ンプルホールド回路７のうち何れか一つに確定値を選択
的に出力する。したがって入力１〜ｎの各入力に応じて
推論確定値が出力１〜ｎに順次時分割出力される。
このように、この発明の請求項１に係るファジィ推論装
置では複数のルールを同一のファジィ演算手段により実
行させることができ、請求項２に係るファジィ推論装置
では同一のファジィ演算手段により複数の入力（チャン
ネル）に対するファジィ推論が可能となる。
置では複数のルールを同一のファジィ演算手段により実
行させることができ、請求項２に係るファジィ推論装置
では同一のファジィ演算手段により複数の入力（チャン
ネル）に対するファジィ推論が可能となる。
（ａ実施例
第１図に示したファジィチップ３はたとえば第２図に示
すように構成する。第２図において１０１１．１２はそ
れぞれルールを表す前件部の各項に対応するメンバシッ
プ関数を発生する汎用のメンバシップ関数発生器である
。メンバシップ関数発生器１０は信号Ａ及びａによりメ
ンバシップ関数のラベルと波形を表すコードが与えられ
、そのメンバシップ関数における入力信号Ｘのメンバシ
ップ値を発生する。メンバシップ関数発生器１１．１２
も同様にメンバシップ関数のラベルと波形を表すコード
が与えられ、それらのメンバシップ関数における入力信
号ｙ、ｚのメンバシップ値を発生する。前件部論理積回
路１３は３つのメンバシップ関数発生器１０，１１．１
２から出力されるメンバシップ値の内置も小さな値を選
択する、これによりいわゆるｍ１ｎｔ−Ｉｌａｘルール
のｍ１ｎｔルールを実行する。また図中１４は後件部の
メンバシップ関数を発生する回路であり、後件部メンバ
シップ関数のラベルとその波形を表すコードＤ、 ｄ
に応じて後件部メンバシップ関数を発生する。後件部論
理積回路１５は１４から発生される後件部メンバシップ
関数に対して前件部論理積回路１３からの推論結果を当
てはめて、いわゆる頭切りを行い（論理積をとり）、台
形部を推論結果として出力する。なお、前件部メンバシ
ップ関数と後件部メンバシップ関数はたとえば何れもＮ
Ｌ、ＮＭＮＳ、ＺＲ，ＰＳ、ＰＭ、ＰＬ等の７種類のラ
ベルで表し、信号Ａ、Ｂ、Ｃ，Ｄはそれぞれ３ｂｉｔで
構成する。また各関数の形（図形）は三角形や台形等の
３種類を表し、信号ａ、ｂ、ｃ、ｄはそれぞれ２ｂｉｔ
で構成する。
すように構成する。第２図において１０１１．１２はそ
れぞれルールを表す前件部の各項に対応するメンバシッ
プ関数を発生する汎用のメンバシップ関数発生器である
。メンバシップ関数発生器１０は信号Ａ及びａによりメ
ンバシップ関数のラベルと波形を表すコードが与えられ
、そのメンバシップ関数における入力信号Ｘのメンバシ
ップ値を発生する。メンバシップ関数発生器１１．１２
も同様にメンバシップ関数のラベルと波形を表すコード
が与えられ、それらのメンバシップ関数における入力信
号ｙ、ｚのメンバシップ値を発生する。前件部論理積回
路１３は３つのメンバシップ関数発生器１０，１１．１
２から出力されるメンバシップ値の内置も小さな値を選
択する、これによりいわゆるｍ１ｎｔ−Ｉｌａｘルール
のｍ１ｎｔルールを実行する。また図中１４は後件部の
メンバシップ関数を発生する回路であり、後件部メンバ
シップ関数のラベルとその波形を表すコードＤ、 ｄ
に応じて後件部メンバシップ関数を発生する。後件部論
理積回路１５は１４から発生される後件部メンバシップ
関数に対して前件部論理積回路１３からの推論結果を当
てはめて、いわゆる頭切りを行い（論理積をとり）、台
形部を推論結果として出力する。なお、前件部メンバシ
ップ関数と後件部メンバシップ関数はたとえば何れもＮ
Ｌ、ＮＭＮＳ、ＺＲ，ＰＳ、ＰＭ、ＰＬ等の７種類のラ
ベルで表し、信号Ａ、Ｂ、Ｃ，Ｄはそれぞれ３ｂｉｔで
構成する。また各関数の形（図形）は三角形や台形等の
３種類を表し、信号ａ、ｂ、ｃ、ｄはそれぞれ２ｂｉｔ
で構成する。
第１図に示した時分割制御部１は第３図に示すようにマ
イクロプロセッサにより構成することができる。第３図
においてＣＰＵ２０は時分割制御部全体を統括する処理
を行う、ＲＯＭ２１にはそのプログラムが予め書き込ま
れている。ＲＡＭ２２は複数のルールなどを記憶する領
域及びその他のワーキングエリアとして用いられる。キ
ーボード２３は複数のルールを設定する際に用いられ、
ＣＰＵ２０は！１０ボート２４を介してキー人力内容を
読み込み、後述する、ルールを表すデータとしてＲＡＭ
２２に書き込む、またＣＰＵ２０は１１０ボート２５を
介して第１図に示したマルチプレクサ２に対する入力選
択信号、ピークホールド回路４に対するピークホールド
リセット信号、デファジファイチップ５に対する制御信
号（デファジファイ取り込み信号および確定値出力タイ
ミング信号）、デマルチプレクサ６に対する出力選択信
号およびサンプルホールド回路７に対するサンプルボー
ルド信号を必要なタイミングで発生する。またＣＰＵ２
０はＩ１０ボート２６を介して前記ファジィチップ３に
対して各メンバシップ関数のラベル及び波形を表すコー
ドを必要なタイミングで与える。
イクロプロセッサにより構成することができる。第３図
においてＣＰＵ２０は時分割制御部全体を統括する処理
を行う、ＲＯＭ２１にはそのプログラムが予め書き込ま
れている。ＲＡＭ２２は複数のルールなどを記憶する領
域及びその他のワーキングエリアとして用いられる。キ
ーボード２３は複数のルールを設定する際に用いられ、
ＣＰＵ２０は！１０ボート２４を介してキー人力内容を
読み込み、後述する、ルールを表すデータとしてＲＡＭ
２２に書き込む、またＣＰＵ２０は１１０ボート２５を
介して第１図に示したマルチプレクサ２に対する入力選
択信号、ピークホールド回路４に対するピークホールド
リセット信号、デファジファイチップ５に対する制御信
号（デファジファイ取り込み信号および確定値出力タイ
ミング信号）、デマルチプレクサ６に対する出力選択信
号およびサンプルホールド回路７に対するサンプルボー
ルド信号を必要なタイミングで発生する。またＣＰＵ２
０はＩ１０ボート２６を介して前記ファジィチップ３に
対して各メンバシップ関数のラベル及び波形を表すコー
ドを必要なタイミングで与える。
第４図（Ａ）〜（Ｃ）は前記ＲＡＭ２２内に四き込まれ
るルールの内容を示している。同図においてＡ、ａは前
件部の第１項のメンバシップ関数のラベルとその波形を
表すコードデータ、Ｂ、 ｂは前件部第２項のメンバ
シップ関数のラベルとその波形を表すコードデータ、Ｃ
，ｃは前件部第３項のメンバシップ関数とその波形を表
すコードデータである。更にり、ｄは後件部のメンバシ
ップ関数のラベルとその波形を表すコードデータである
。また数字の１０の位は入力信号のチャンネル番号、１
の位は一つの入力信号に対するルールの番号を表してい
る。したがって同図（Ａ）は第１チヤンネルのｍ個のル
ールについてのデータ、（Ｂ）は第２チヤンネルのｍ個
のルールについてのデータ、（Ｃ）は第ｎチャンネルの
ｍ個のルールについてのデータをそれぞれ示している。
るルールの内容を示している。同図においてＡ、ａは前
件部の第１項のメンバシップ関数のラベルとその波形を
表すコードデータ、Ｂ、 ｂは前件部第２項のメンバ
シップ関数のラベルとその波形を表すコードデータ、Ｃ
，ｃは前件部第３項のメンバシップ関数とその波形を表
すコードデータである。更にり、ｄは後件部のメンバシ
ップ関数のラベルとその波形を表すコードデータである
。また数字の１０の位は入力信号のチャンネル番号、１
の位は一つの入力信号に対するルールの番号を表してい
る。したがって同図（Ａ）は第１チヤンネルのｍ個のル
ールについてのデータ、（Ｂ）は第２チヤンネルのｍ個
のルールについてのデータ、（Ｃ）は第ｎチャンネルの
ｍ個のルールについてのデータをそれぞれ示している。
次に第３図に示した時分割制御部の処理手順を第５図に
示す。
示す。
第５図においてｉは入力信号のチャンネル番号ｊは実行
すべきルールの番号である。まずｌを初期値ｌに設定し
、ピークホールド回路をリセットし、マルチプレクサ２
の入力を１番目のチャンネル（この時１＝１であるから
入力１）を選択する（ｎ １−＋ｎ ２−＋ｎ ３）
＠続いてｊに初期値１を設定し、前記ルールデータを読
み出すとともにファジィチップ３に対して各メンバシッ
プ関数を設定する（ｎ４−ｎ５）すなわちｎ５ではｌ及
びＪで示されるルールデータＡｉｊ、 ａｉｊ、 Ｂ
ｉｊ＋ ｂｉｊＣｉｊ、 ｃｉｊ、 Ｄｉｊ、
ｄｉｊをＲＡＭから読み出し、それぞれコードデータ
Ａ、ａ、Ｂ、ｂ、Ｃ，ＣＤ、ｄとしてファジィチップ３
へ出力する。これによりファジィチップ３はチャンネル
番号ｉの入力信号についてｊ番目のルールを実行し、推
論結果をピークホールド回路４へ出力する。
すべきルールの番号である。まずｌを初期値ｌに設定し
、ピークホールド回路をリセットし、マルチプレクサ２
の入力を１番目のチャンネル（この時１＝１であるから
入力１）を選択する（ｎ １−＋ｎ ２−＋ｎ ３）
＠続いてｊに初期値１を設定し、前記ルールデータを読
み出すとともにファジィチップ３に対して各メンバシッ
プ関数を設定する（ｎ４−ｎ５）すなわちｎ５ではｌ及
びＪで示されるルールデータＡｉｊ、 ａｉｊ、 Ｂ
ｉｊ＋ ｂｉｊＣｉｊ、 ｃｉｊ、 Ｄｉｊ、
ｄｉｊをＲＡＭから読み出し、それぞれコードデータ
Ａ、ａ、Ｂ、ｂ、Ｃ，ＣＤ、ｄとしてファジィチップ３
へ出力する。これによりファジィチップ３はチャンネル
番号ｉの入力信号についてｊ番目のルールを実行し、推
論結果をピークホールド回路４へ出力する。
この動作は同一チャンネルで全てのルールについて行う
＠ （ｎ ６−ｎ ？−ｎ ５・・・）。
＠ （ｎ ６−ｎ ？−ｎ ５・・・）。
ｍ個のルールについてファジィ演算を終了すれば、デフ
ァジファイチップ５に対して信号の取り込み指令を出力
する（ｎ８）。これによりデファジファイチップ５はピ
ークボールド回路４の信号を入力してその重心位置に相
当する電圧信号を確定値として出力する。続いてデマル
チプレクサ６に対して出力選択信号を与え、１番目の出
力端子から確定値を出力する（ｎ９）。更にデファジフ
ァイチップ５に対して確定値出力タイミング信号を与え
るとともに、サンプルホールド回路７に対してホールド
信号を与え、確定値に相当する電圧信号をホールドさせ
る（ｎｌｏ）。以上の動作を各チャンネル毎に順次行う
（ｎ１１→ｎ１２−＋ｎ２・・・）、最後のチャンネ
ルについて処理を終了すれば、再び第１チヤンネルから
同様の処理を繰り返す（１１１１→ｎ１→・・・）。
ァジファイチップ５に対して信号の取り込み指令を出力
する（ｎ８）。これによりデファジファイチップ５はピ
ークボールド回路４の信号を入力してその重心位置に相
当する電圧信号を確定値として出力する。続いてデマル
チプレクサ６に対して出力選択信号を与え、１番目の出
力端子から確定値を出力する（ｎ９）。更にデファジフ
ァイチップ５に対して確定値出力タイミング信号を与え
るとともに、サンプルホールド回路７に対してホールド
信号を与え、確定値に相当する電圧信号をホールドさせ
る（ｎｌｏ）。以上の動作を各チャンネル毎に順次行う
（ｎ１１→ｎ１２−＋ｎ２・・・）、最後のチャンネ
ルについて処理を終了すれば、再び第１チヤンネルから
同様の処理を繰り返す（１１１１→ｎ１→・・・）。
第５図に示した時分割制御部の手順をタイミングチャー
トで表せば第６図のようになる。同図に示すように、各
ルールを実行させつつ入力信号のチャンネルを順次選択
することによって単一のファジィチップを用いて複数の
ルール及び複数の入力信号について時分割にファジィ推
論を行うことができる。
トで表せば第６図のようになる。同図に示すように、各
ルールを実行させつつ入力信号のチャンネルを順次選択
することによって単一のファジィチップを用いて複数の
ルール及び複数の入力信号について時分割にファジィ推
論を行うことができる。
ファジィチップのファジィ演算の所要時間は切替オーバ
ーヘッドを含めて２μｓｅｃとし、１番目のチャンネル
について３番目のルールを実行するタイミングをｔ
（ｉ、Ｊ）で表せばファジィ演算の各時刻は第７図に示
すようになる。この例では入力信号のチャンネル数は３
に限定している。
ーヘッドを含めて２μｓｅｃとし、１番目のチャンネル
について３番目のルールを実行するタイミングをｔ
（ｉ、Ｊ）で表せばファジィ演算の各時刻は第７図に示
すようになる。この例では入力信号のチャンネル数は３
に限定している。
このように入力信号の１チヤンネル当たりの推論時間は
２・ｍ（μ５ｅｃ）となり、推論のサイクルタイムは６
・ｍ（μ５ｅｃ）となる。ここでルール数ｍ＝１０とす
れば、推論のサイクルタイムは６０μｓｅｃとなる。
２・ｍ（μ５ｅｃ）となり、推論のサイクルタイムは６
・ｍ（μ５ｅｃ）となる。ここでルール数ｍ＝１０とす
れば、推論のサイクルタイムは６０μｓｅｃとなる。
以上に示した実施例では、マルチプレクサを介してファ
ジィチップに入力信号を与えてサンプルホールド回路か
ら所定のチャンネルに出力を行った後、マルチプレクサ
２を切り替えることによって順次時分割制御を行う例で
あったが、これをいわゆるパイブライ・ン処理によって
制御することもできる。その場合のタイミングチャート
を第８図に示す。
ジィチップに入力信号を与えてサンプルホールド回路か
ら所定のチャンネルに出力を行った後、マルチプレクサ
２を切り替えることによって順次時分割制御を行う例で
あったが、これをいわゆるパイブライ・ン処理によって
制御することもできる。その場合のタイミングチャート
を第８図に示す。
このようにデファジファイチップ５による確定値演算を
行うと同時に入力選択及びピークボールド回路のリセッ
トを行い、次のチャンネルの入力についての推論を並行
して行う、すなわちデファジファイチップ５による確定
値演算が行われれば出力選択を行い、確定値を出力する
とともにサンプルホールド回路７をホールドする（書き
換える）、ファジィチップ３が全てのルールを実行した
後デファジファイチップ５に対して信号の取り込み指令
を出力し、その直後ピークホールド回路をリセットする
とともに入力選択を行う、このようにしてファジィ推論
と確定値演算をほぼ並行して行うことにより処理速度を
高めることができる。
行うと同時に入力選択及びピークボールド回路のリセッ
トを行い、次のチャンネルの入力についての推論を並行
して行う、すなわちデファジファイチップ５による確定
値演算が行われれば出力選択を行い、確定値を出力する
とともにサンプルホールド回路７をホールドする（書き
換える）、ファジィチップ３が全てのルールを実行した
後デファジファイチップ５に対して信号の取り込み指令
を出力し、その直後ピークホールド回路をリセットする
とともに入力選択を行う、このようにしてファジィ推論
と確定値演算をほぼ並行して行うことにより処理速度を
高めることができる。
（ｈ）発明の効果
請求項１に係る発明によれば、同一のファジィ演算部で
複数のルールを時分割で順次実行出来るようになり、ル
ール数の多い：ｉｌ ′４ＴＪに対しても少ないファジ
ィ演算部で推論させることができる。また、請求項２に
係る発明によれば、同一のファジィ演算部で複数の入力
信号に対して時分割的にファジィ推論を実行させること
ができる。これにより部品点数が少なく小型で低コスト
なファジィ推論′！：２置を構成することができる。
複数のルールを時分割で順次実行出来るようになり、ル
ール数の多い：ｉｌ ′４ＴＪに対しても少ないファジ
ィ演算部で推論させることができる。また、請求項２に
係る発明によれば、同一のファジィ演算部で複数の入力
信号に対して時分割的にファジィ推論を実行させること
ができる。これにより部品点数が少なく小型で低コスト
なファジィ推論′！：２置を構成することができる。
第１図はこの発明の構成例を示すブロック図である。第
２図はこの発明の実施例におけるファジィチップの構成
を示すブロック図、第３図は時分割制御部のブロック図
である。第４図はルールデータの記憶例を示す図、第５
図は時分割制御部の処理手順を表すフローチャートであ
る。第６図は時分割制御部の処理手順を表すタイミング
チャー！・である、第７図は各ルールの実行時刻の例を
示す図である。第８図は他の実施例における時分割制御
部の処理手順を表すタイミングチャートである。 ２−マルチプレクサ（入力信号選択回路）、６−デマル
チプレクサ（出力信−吟選択回路）、１０．１１，１２
．１４−メンバシンプ関数発生器。
２図はこの発明の実施例におけるファジィチップの構成
を示すブロック図、第３図は時分割制御部のブロック図
である。第４図はルールデータの記憶例を示す図、第５
図は時分割制御部の処理手順を表すフローチャートであ
る。第６図は時分割制御部の処理手順を表すタイミング
チャー！・である、第７図は各ルールの実行時刻の例を
示す図である。第８図は他の実施例における時分割制御
部の処理手順を表すタイミングチャートである。 ２−マルチプレクサ（入力信号選択回路）、６−デマル
チプレクサ（出力信−吟選択回路）、１０．１１，１２
．１４−メンバシンプ関数発生器。
Claims (2)
- （１）前件部メンバシップ関数と後件部メンバシップ関
数及び前件部ラベルと後件部ラベル間の推論ルールを設
定することにより入力信号に対するルール毎の推論結果
を出力するファジィ演算手段とこのファジィ演算手段に
対して各ルール毎に前件部メンバシップ関数と後件部メ
ンバシップ関数を順に設定する時分割制御手段と、 前記ファジィ演算手段の推論出力の最大値を保持するピ
ークホールド回路と、 このピークホールド回路の出力から確定値を求めるデフ
ァジファイ手段とからなるファジィ推論装置。 - （２）前件部メンバシップ関数と後件部メンバシップ関
数及び前件部ラベルと後件部ラベル間の推論ルールを設
定することにより入力信号に対するルール毎の推論結果
を出力するファジィ演算手段とこのファジィ演算手段の
推論出力から確定値を求めるデファジファイ手段と、 前記ファジィ演算手段に対する入力信号を選択する入力
信号選択回路と、 前記デファジファイ手段の出力信号をホールドする複数
のサンプルホールド回路と、 これらのサンプルホールド回路に対する出力信号を選択
する出力信号選択回路と、 前記入力信号選択回路と出力信号選択回路を順に切り替
えるとともに、入力信号及び出力信号の切替毎に前記フ
ァジィ演算手段に対してルールに応じた前件部メンバシ
ップ関数と後件部メンバシップ関数を設定する時分割制
御手段とからなるファジィ推論装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095858A JPH02273834A (ja) | 1989-04-14 | 1989-04-14 | ファジィ推論装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095858A JPH02273834A (ja) | 1989-04-14 | 1989-04-14 | ファジィ推論装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02273834A true JPH02273834A (ja) | 1990-11-08 |
Family
ID=14149062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1095858A Pending JPH02273834A (ja) | 1989-04-14 | 1989-04-14 | ファジィ推論装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02273834A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05173383A (ja) * | 1991-04-24 | 1993-07-13 | Ricoh Co Ltd | 画像形成方法 |
| EP0574713A2 (en) * | 1992-06-17 | 1993-12-22 | Motorola, Inc. | A method for operating a digital data processor to perform a fuzzy rule evaluation operation |
| KR100519862B1 (ko) * | 1995-12-11 | 2005-11-29 | 프리스케일 세미컨덕터, 인크. | 퍼지논리규칙들을평가하기위한회로및방법 |
-
1989
- 1989-04-14 JP JP1095858A patent/JPH02273834A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05173383A (ja) * | 1991-04-24 | 1993-07-13 | Ricoh Co Ltd | 画像形成方法 |
| EP0574713A2 (en) * | 1992-06-17 | 1993-12-22 | Motorola, Inc. | A method for operating a digital data processor to perform a fuzzy rule evaluation operation |
| EP0574713A3 (ja) * | 1992-06-17 | 1994-04-20 | Motorola Inc | |
| KR100519862B1 (ko) * | 1995-12-11 | 2005-11-29 | 프리스케일 세미컨덕터, 인크. | 퍼지논리규칙들을평가하기위한회로및방법 |
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