JPS63146125A - 乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコンピュータにおける乗算機能を有
する論理回路の回路構成に関するものである。

〔従来の技術〕

第３図は、例えばマイクロコンピュータ内部の乗算実行
時の構成を示す系統図である。第３図において、ｌはＡ
ＬＵ　（演算・論理回路、　Ａｒｉｔｈｍｅｔ−ｉｃ　
ａｎｄ　Ｌｏｇｉｃ　Ｕｎｉｔ）、２ａは被乗数格納レ
ジスタ、２ｂは結果格納レジスタ、２Ｃは乗数格納レジ
スタ、３はデータ処理用ハードウェアとのインタフェー
スの機能を有するマイクロプログラムであり、マイクロ
プログラム３はＡＬＵｌ、被乗数格納レジスタ２　ａ　
＋結果格納レジスタ２ｂおよび乗数格納レジスタ２Ｃを
制御信号により制御する。

次に動作について説明する。乗算を実行させる場合、被
乗数格納レジスタ２ａに被乗数を格納し、乗数格納レジ
スタ２Ｃに乗数を格納する。次にマイクロプログラム３
を起動し、乗算に必要な処理を実行する。マイクロプロ
グラム３は、被乗数格納レジスタ２ａの内容と結果格納
レジスタ２ｂの内容をＡＬＵＩにより加算させ、その結
果を再び結果格納レジスタ２ｂに戻し、乗数格納レジス
タ２ｃの内容を１減算する。

これら一連の動作を乗数格納レジスタ２Ｃの内容がゼロ
になるまで繰り返し、ゼロで停止する。

このようにして乗算結果が結果格納レジスタ２ｂに得ら
れる。乗算の求め方を演算式で表わすと、例えば、結果
をＹ、被乗数をａ、乗数をｂとしたとき、 Ｙ＝ａＸｂ ＝Σａ＝ａ＋ａ＋ａ＋φ―会＋ａ と展開できる。すなわちａをｂ回加算する。一般的な乗
算器の計算方法は、加算器により求める方法を採用して
おり、前述の動作はその原理を採用している。

〔発明が解決しようとする問題点〕

従来の乗算器は以上のように構成されているので、乗算
を実行する場合、多数回の加算を実行しなければならず
、演算実行に長時間を必要とした。

また、乗数値の大小に依存して実行時間が変動するとい
う欠点があった。この欠点克服のために、マイクロコン
ピュータ内部に１回の処理で乗算できる専用の乗算器を
内蔵する方法もあるが、大規模な回路が必要であり、一
般には採用されていない。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、乗算を高速で実行できると共に
、実行時間を一定にできる乗算器を得ることにある。

（問題点を解決するための手段） このような目的を達成するために本発明は、部分積の演
算結果を内蔵するＲＯＭデータセルと、演算結果を加算
する加算手段とを乗算器に設けるようにしたものである
。

〔作用〕

本発明における乗算は、部分積の加算により実行される
。

〔実施例〕

本発明に係わる乗算器の一実施例を第１図に示す、第１
図において、４はＲＯＭデータセル、５ａはＹデコーダ
、５ｂはＸデコーダ、６ａは上位部分積レジスタ、６ｂ
は下位部分積レジスタ、１１はＡＬＵ、１２ａは被乗数
格納レジスタ、１２Ｃは乗数格納レジスタ、１３はマイ
クロプログラムであり、上位部分積レジスタ６ａと下位
部分積レジスタ６ｂとＡＬＵＩ　１は加算手段を構成す
る。

また第２図はＲＯＭデータセル４のデータ状態図であり
、ＲＯＭデータセル４の内容が拡大して詳細に示されて
いる。第２図に示すように、ＲＯＭデータセル４には８
ビツト×４ビツトのすべての組み合わせの乗算結果が格
納されている。

次に、このように構成された乗算器の動作について第１
図、第２図を用いて説明する。乗算を実行させる場合、
被乗数格納レジスタ１２ａに被乗数を格納し、乗数格納
レジスタ１２ｃに乗数を格納する。次にマイクロプログ
ラム１３を起動し、マイクロプログラム１３の制御によ
り乗算に必要な処理を実行する。本実施例においては、
８ビツト×８ビツトの乗算を例として説明する。

マイクロプログラム１３は、まず、乗数格納レジスタ１
２ｃより上位４ビツトのデータをＸデコーダ５ｂに転送
し、被乗数格納レジスタ１２ａより８ビツトのデータを
Ｙデコーダ５ａに転送し、第２図に示すように予め格納
されている乗算結果をＲＯＭデータセル４より取り出し
、上記部分積格納レジスタ６ａの上位ビットより１２ビ
ツトのデータを格納する。第２図において、０Ｈ＝Ｆｏ
は乗数の値を表わし、ＯＯＨ”ＦＦｏは被乗数の値を表
わす。例えば、乗数２Ｍで被乗数０２Ｈの乗数結果は０
０４工となる。

次にマイクロプログラム１３は、乗数格納レジスタ１２
Ｃより下位４ビツトのデータをＸデコーダ５ｂに転送し
、被乗数格納レジスタ１２ａより８ビツトのデータをＹ
デコーダ５ａに転送し、乗算結果をＲＯＭデータセル４
より取り出し、下位部分積レジスタ６ｂの上位５ビツト
目より１２ビツトのデータを格納する。

次に上位部分積レジスタ６ａと下位部分積レジスタ６ｂ
の内容をＡＬＵＩＩにより加算し、結果を下位部分積レ
ジスタ６ｂに格納する。

このようにして８ビツト×８ビツトの乗算結果が下位部
分積レジスタ６ｂに得られる。

なお上記実施例では８ビツト×８ビツトの乗算について
説明したが、同様の考え方で１６ビツトＸ１６ビツトの
乗算を実行させることもでき、上記実施例と同様の効果
を得ることができる。またＲＯＭデータセル４の構成を
４ビツト×４ビツトとし、部分積レジスタを４個設け、
それぞれの部分積レジスタの内容を加算することにより
、乗算を実行させることもできる。

〔発明の効果〕

以上説明したように本発明は、部分積の演算結果を内蔵
するＲＯＭデータセルと、部分積の演算結果を加算する
加算手段とを設けたことにより、部分積の演算を行なう
必要がなくなるので、乗算の実行時間を高速化すること
ができ、実行時間も乗数の大小にかかわらず一定にでき
る効果がある。

【図面の簡単な説明】

第１図は本発明に係わる乗算器の一実施例を示す系統図
、第２図は第１図の乗算器を構成するＲＯＭデータセル
のデータ状態図、第３図は従来の乗算器を示す系統図で
ある。 ４・・・ＲＯＭデータセル、５ａ・・・Ｙデコーダ、５
ｂ・・・Ｘデコーダ、６ａ・・・上位部分積レジスタ、
６ｂ・・・下位部分積レジスタ、１１・・・ＡＬＵ、１
２ａ・・・被乗数格納レジスタ、１２ｃ・・・乗数格納
レジスタ、１３・・・マイクロプログラム。

Claims (1)

【特許請求の範囲】
1. 部分積の演算結果を内蔵するＲＯＭデータセルと、前記
   演算結果を加算する加算手段とを備えたことを特徴とす
   る乗算器。