JPH0833822B2 - ファジィ推論装置 - Google Patents
ファジィ推論装置Info
- Publication number
- JPH0833822B2 JPH0833822B2 JP63239737A JP23973788A JPH0833822B2 JP H0833822 B2 JPH0833822 B2 JP H0833822B2 JP 63239737 A JP63239737 A JP 63239737A JP 23973788 A JP23973788 A JP 23973788A JP H0833822 B2 JPH0833822 B2 JP H0833822B2
- Authority
- JP
- Japan
- Prior art keywords
- membership function
- circuit
- selecting
- membership
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Feedback Control In General (AREA)
- Devices For Executing Special Programs (AREA)
Description
【発明の詳細な説明】 発明の要約 ファジィ推論演算回路を２系統以上の推論系に共用で
きるように，メンバーシップ関数回路およびメンバーシ
ップ関数発生回路を系統数，組にして設け，系統の選択
に応じて各組の中から１つずつ選択して演算回路に与え
る。
きるように，メンバーシップ関数回路およびメンバーシ
ップ関数発生回路を系統数，組にして設け，系統の選択
に応じて各組の中から１つずつ選択して演算回路に与え
る。
発明の背景 この発明はファジィ推論を行なうファジィ推論装置に
関する。
関する。
ファジィ推論はIf thenルール（モーダス・ポネン
ス）にしたがって行なわれる。このルールは「もしｘが
ＡでかつｙがＢでかつｚがＣならば,wはＤである」 という形態で表現される。
ス）にしたがって行なわれる。このルールは「もしｘが
ＡでかつｙがＢでかつｚがＣならば,wはＤである」 という形態で表現される。
x,y,zは前件部の入力変数,A,B,Cは前件部のメンバー
シップ関数,wは後件部の変数,Dは後件部のメンバーシッ
プ関数である。A,B,C,D等のメンバーシップ関数はたと
えばPL,PM,PS,ZR,NS,NM,NL等の言語値によって表現され
る。ここでＰは正,Nは負,Lは大きい,Mは中位い,Sは小さ
いをそれぞれ表わす。したがってPLは正の大きな値,NS
は負の小さな値ということになる。ZRはほぼ零を表わ
す。言語値はたとえば複数ビットのバイナリィ・コード
で表現可能である。
シップ関数,wは後件部の変数,Dは後件部のメンバーシッ
プ関数である。A,B,C,D等のメンバーシップ関数はたと
えばPL,PM,PS,ZR,NS,NM,NL等の言語値によって表現され
る。ここでＰは正,Nは負,Lは大きい,Mは中位い,Sは小さ
いをそれぞれ表わす。したがってPLは正の大きな値,NS
は負の小さな値ということになる。ZRはほぼ零を表わ
す。言語値はたとえば複数ビットのバイナリィ・コード
で表現可能である。
第８図は従来のファジィ推論装置を示している。ファ
ジィ推論装置は複数（設定可能なルールの数）の推論部
100と，これらの推論部100に接続された確定部110とか
ら構成される。各推論部100は，入力変数がそれぞれ与
えられ，これに応じた前件部のメンバーシップ関数の値
を表わす信号（たとえば電圧信号）を出力するメンバー
シップ関数回路（以下MFCという）101,102,103と，後件
部のメンバーシップ関数を表わす信号（たとえば25本の
ライン上に分布した電圧信号）（この電圧分布が伝送さ
れる25本のラインをハッチングを施したバスで表現す
る）を出力するメンバーシップ関数発生回路（以下MFG
という）105と,MFC101,102,103の出力のMIN演算を行な
う論理積回路104と，この回路104とMFG105の出力のMIN
演算を行なう論理積回路106とから構成されている。MFC
101,102,103には言語値に相当する基準電圧が与えら
れ，それぞれルールにしたがうメンバーシップ関数を出
力するように設定される。またMFCの出力するメンバー
シップ関数の他のパラメータが図示しない設定器により
設定される。基準電圧はメンバーシップ関数のピーク位
置（中心位置）を規定する。MFG105には言語値を表わす
コードが与えられ，その言語値によって表わされるメン
バーシップ関数を出力するように構成されている。確定
部110は，推論部100の出力メンバーシップ関数のMAX演
算を行なう論理和回路111と，この回路111の出力を非フ
ァジィ化して確定出力を発生する確定演算回路（デファ
ジファイア）112とを含んでいる。ファジィ出力は論理
和回路111から得られる。
ジィ推論装置は複数（設定可能なルールの数）の推論部
100と，これらの推論部100に接続された確定部110とか
ら構成される。各推論部100は，入力変数がそれぞれ与
えられ，これに応じた前件部のメンバーシップ関数の値
を表わす信号（たとえば電圧信号）を出力するメンバー
シップ関数回路（以下MFCという）101,102,103と，後件
部のメンバーシップ関数を表わす信号（たとえば25本の
ライン上に分布した電圧信号）（この電圧分布が伝送さ
れる25本のラインをハッチングを施したバスで表現す
る）を出力するメンバーシップ関数発生回路（以下MFG
という）105と,MFC101,102,103の出力のMIN演算を行な
う論理積回路104と，この回路104とMFG105の出力のMIN
演算を行なう論理積回路106とから構成されている。MFC
101,102,103には言語値に相当する基準電圧が与えら
れ，それぞれルールにしたがうメンバーシップ関数を出
力するように設定される。またMFCの出力するメンバー
シップ関数の他のパラメータが図示しない設定器により
設定される。基準電圧はメンバーシップ関数のピーク位
置（中心位置）を規定する。MFG105には言語値を表わす
コードが与えられ，その言語値によって表わされるメン
バーシップ関数を出力するように構成されている。確定
部110は，推論部100の出力メンバーシップ関数のMAX演
算を行なう論理和回路111と，この回路111の出力を非フ
ァジィ化して確定出力を発生する確定演算回路（デファ
ジファイア）112とを含んでいる。ファジィ出力は論理
和回路111から得られる。
このような従来のファジィ推論装置を用いると，推論
系が２系統以上あり，それぞれの系統でメンバーシップ
関数が異る場合，その系統の数だけファジィ推論装置を
用意する必要があった。
系が２系統以上あり，それぞれの系統でメンバーシップ
関数が異る場合，その系統の数だけファジィ推論装置を
用意する必要があった。
発明の概要 この発明は２系統以上の推論系に対しても適用可能な
ファジィ推論装置を提供するものである。
ファジィ推論装置を提供するものである。
この発明はまた，上記ファジィ推論装置で用いられる
メンバーシップ関数発生装置およびメンバーシップ関数
装置を提供するものである。
メンバーシップ関数発生装置およびメンバーシップ関数
装置を提供するものである。
第１の発明によるファジィ推論装置は，系統数に応じ
た数のMFCからなるMFC組と，系統数に応じた数のMFGか
らなるMFG組と，変数選択入力に応じて上記MFC組内のい
ずれかのMFCを選択する第１の選択手段と，変数選択入
力に応じて上記MFG組内のいずれかのMFGを選択する第２
の選択手段と，選択されたMFCおよびMFGの出力を演算す
る演算回路とからなることを特徴とする。
た数のMFCからなるMFC組と，系統数に応じた数のMFGか
らなるMFG組と，変数選択入力に応じて上記MFC組内のい
ずれかのMFCを選択する第１の選択手段と，変数選択入
力に応じて上記MFG組内のいずれかのMFGを選択する第２
の選択手段と，選択されたMFCおよびMFGの出力を演算す
る演算回路とからなることを特徴とする。
第１の発明によると，使用する推論系統に応じて対応
するMFCおよびMFGを選択することで同一のファジィ推論
装置上で時系列的に推論系統の切換をすることができ，
階層的な推論が容易となる。
するMFCおよびMFGを選択することで同一のファジィ推論
装置上で時系列的に推論系統の切換をすることができ，
階層的な推論が容易となる。
第２の発明によるファジィ推論装置は，所定複数のMF
Cから構成されるMFCアレイが系統数に応じた数設けられ
てなるMFCアレイ組と，所要複数のMFGから構成されるMF
Gアレイが系統数に応じた数設けられてなるMFGアレイ組
と，変数選択入力に応じて上記MFCアレイ組内のいずれ
かのMFCアレイを選択する第１の選択手段と，変数選択
入力に応じて上記MFGアレイ組内のいずれかのMFGアレイ
を選択する第２の選択手段と，第１の選択手段によって
選択されたMFCアレイから出力されるメンバーシップ関
数値のうちの設定されたルールにしたがうものを選択す
る第３の選択手段と，第２の選択手段によって選択され
たMFGアレイから出力されるメンバーシップ関数のうち
設定されたルールにしたがうものを選択する第４の選択
手段と，これら第3,第４の選択手段の出力に対して所定
の推論演算を行なう演算回路とから構成されていること
を特徴とする。
Cから構成されるMFCアレイが系統数に応じた数設けられ
てなるMFCアレイ組と，所要複数のMFGから構成されるMF
Gアレイが系統数に応じた数設けられてなるMFGアレイ組
と，変数選択入力に応じて上記MFCアレイ組内のいずれ
かのMFCアレイを選択する第１の選択手段と，変数選択
入力に応じて上記MFGアレイ組内のいずれかのMFGアレイ
を選択する第２の選択手段と，第１の選択手段によって
選択されたMFCアレイから出力されるメンバーシップ関
数値のうちの設定されたルールにしたがうものを選択す
る第３の選択手段と，第２の選択手段によって選択され
たMFGアレイから出力されるメンバーシップ関数のうち
設定されたルールにしたがうものを選択する第４の選択
手段と，これら第3,第４の選択手段の出力に対して所定
の推論演算を行なう演算回路とから構成されていること
を特徴とする。
第１の発明ではルール組ごとにMFC組,MFG組が設けら
れているので個々の設定に手間がかかるが，第２の発明
によると同一言語値に対するメンバーシップ関数の設定
が一回で済み，設定誤差が生じない，言語値設定が一カ
所にまとまったので言語値の拡張が容易にできるといっ
た効果がある。
れているので個々の設定に手間がかかるが，第２の発明
によると同一言語値に対するメンバーシップ関数の設定
が一回で済み，設定誤差が生じない，言語値設定が一カ
所にまとまったので言語値の拡張が容易にできるといっ
た効果がある。
第３の発明によるメンバーシップ関数発生装置は，複
数のメンバーシップ関数発生回路から構成されるメンバ
ーシップ関数発生回路アレイ（または，組）およびメン
バーシップ関数に対応して変数名をあらかじめ記憶して
おり，与えられた変数名信号に対応するメンバーシップ
関数発生回路を上記メンバーシップ関数発生回路アレイ
から選択するセレクタからなるものである。
数のメンバーシップ関数発生回路から構成されるメンバ
ーシップ関数発生回路アレイ（または，組）およびメン
バーシップ関数に対応して変数名をあらかじめ記憶して
おり，与えられた変数名信号に対応するメンバーシップ
関数発生回路を上記メンバーシップ関数発生回路アレイ
から選択するセレクタからなるものである。
第４の発明によるメンバーシップ関数装置は，複数の
メンバーシップ関数回路から構成されるメンバーシップ
関数回路アレイ（または，組），およびメンバーシップ
関数に対応して変数名をあらかじめ記憶しており，与え
られた変数名信号に対応するメンバーシップ関数回路を
選択するセレクタからなるものである。
メンバーシップ関数回路から構成されるメンバーシップ
関数回路アレイ（または，組），およびメンバーシップ
関数に対応して変数名をあらかじめ記憶しており，与え
られた変数名信号に対応するメンバーシップ関数回路を
選択するセレクタからなるものである。
第３の発明によるメンバーシップ関数発生装置および
第４の発明によるメンバーシップ関数装置は上述したフ
ァジィ推論装置の構成要素として有効に利用できる。と
くに，変数名信号を入力するだけで推論に用いるメンバ
ーシップ関数を切換えることができるので，推論系統の
切換え，推論内容の変更を高速で達成できる。
第４の発明によるメンバーシップ関数装置は上述したフ
ァジィ推論装置の構成要素として有効に利用できる。と
くに，変数名信号を入力するだけで推論に用いるメンバ
ーシップ関数を切換えることができるので，推論系統の
切換え，推論内容の変更を高速で達成できる。
実施例の説明 第１図はこの発明の第１の実施例によるファジィ推論
装置の構成を示している。第８図に示すものと同一物に
は同一符号が付されている。この実施例は２系統推論用
である 各推論部90において,MFCが２個ずつ組になって設けら
れ（MFC101Aと101B,102Aと102B,103Aと103B），これら
の組に対して変数選択回路91,92,93がそれぞれ設けられ
ている。各MFC101A〜103Bには設定されたルールにした
がう基準電圧が与えられている。これらのMFCの具体的
構成の一例が第４図に示されている。この図において端
子Ｍに基準電圧が与えられ，この電圧を中心位置（メン
バーシップ関数のピーク値に対応する入力）とする三角
形状のメンバーシップ関数が発生する。VINが入力であ
り,VOUTが出力である。抵抗rEI,rE2は三角形状のメンバ
ーシップ関数の勾配を決定する。抵抗rB1,rB2を変える
ことにより台形状のメンバーシップ関数とすることもで
きる。
装置の構成を示している。第８図に示すものと同一物に
は同一符号が付されている。この実施例は２系統推論用
である 各推論部90において,MFCが２個ずつ組になって設けら
れ（MFC101Aと101B,102Aと102B,103Aと103B），これら
の組に対して変数選択回路91,92,93がそれぞれ設けられ
ている。各MFC101A〜103Bには設定されたルールにした
がう基準電圧が与えられている。これらのMFCの具体的
構成の一例が第４図に示されている。この図において端
子Ｍに基準電圧が与えられ，この電圧を中心位置（メン
バーシップ関数のピーク値に対応する入力）とする三角
形状のメンバーシップ関数が発生する。VINが入力であ
り,VOUTが出力である。抵抗rEI,rE2は三角形状のメンバ
ーシップ関数の勾配を決定する。抵抗rB1,rB2を変える
ことにより台形状のメンバーシップ関数とすることもで
きる。
MFC101Aと101Bの組の構成例が第２図に示されてい
る。各MFC101A,101Bは変数選択回路91としてセレクタを
持っていて，このセレクタに変数名を登録しておくこと
ができる。この登録された変数名とセレクタに与えられ
る変数選択信号が一致すると，そのMFCはアクティブに
なり，メンバーシップ関数回路として動作する。MFC101
A,101Bをメンバーシップ関数回路として常に動作させて
おき，変数選択信号によりMFC101Aまたは101Bの出力を
選択的に出力させるようにしてもよい。他のMFC102Aと1
02Bの組,103Aと103Bの組についても同様である。選択さ
れたMFCの出力は論理積回路104に与えられる。
る。各MFC101A,101Bは変数選択回路91としてセレクタを
持っていて，このセレクタに変数名を登録しておくこと
ができる。この登録された変数名とセレクタに与えられ
る変数選択信号が一致すると，そのMFCはアクティブに
なり，メンバーシップ関数回路として動作する。MFC101
A,101Bをメンバーシップ関数回路として常に動作させて
おき，変数選択信号によりMFC101Aまたは101Bの出力を
選択的に出力させるようにしてもよい。他のMFC102Aと1
02Bの組,103Aと103Bの組についても同様である。選択さ
れたMFCの出力は論理積回路104に与えられる。
同じように各推論部90にはMFG105Aと105Bの組と，変
数選択信号によっていずれかを選択する変数選択回路95
とが設けられている。これらの構成例が第３図に示され
ている。各MFG105A,105Bには変数名を登録しうるセレク
タが設けられ，変数選択信号によって与えられる変数名
と一致する変数名をもつセレクタによって対応するMFG1
05Aもしくは105Bがアクティブにされるか，または対応
するMFG105Aもしくは105Bの出力が選択的に取出されて
論理積回路106に与えられる。MFGの具体例はたとえば特
開昭63-123177号公報に示されている。
数選択信号によっていずれかを選択する変数選択回路95
とが設けられている。これらの構成例が第３図に示され
ている。各MFG105A,105Bには変数名を登録しうるセレク
タが設けられ，変数選択信号によって与えられる変数名
と一致する変数名をもつセレクタによって対応するMFG1
05Aもしくは105Bがアクティブにされるか，または対応
するMFG105Aもしくは105Bの出力が選択的に取出されて
論理積回路106に与えられる。MFGの具体例はたとえば特
開昭63-123177号公報に示されている。
このような回路構成にすれば同一の推論装置上でオン
ライン時系列的に２系統の推論が可能になる。
ライン時系列的に２系統の推論が可能になる。
たとえば， if a＝A b＝B c＝C then u＝Ｕ …（１） と if d＝D e＝E f＝F then v＝Ｖ …（２） というような２系統の推論が存在するとする。第（１）
式の推論を行なう場合には変数選択信号線に第（１）式
のメンバーシップ関数を選択する信号を与える。逆に第
（２）式の推論を行なう場合には第（２）式のメンバー
シップ関数を選択する信号を与える。この動作を逐次切
換え，その切換えに合わせて推論結果出力を得れば，同
一の推論装置で２つの系統の推論が可能となる。２つの
推論系統の一方の出力を保存し，他方の入力とするよう
な形をとれば同一推論装置上で階層的な推論が可能とな
る。
式の推論を行なう場合には変数選択信号線に第（１）式
のメンバーシップ関数を選択する信号を与える。逆に第
（２）式の推論を行なう場合には第（２）式のメンバー
シップ関数を選択する信号を与える。この動作を逐次切
換え，その切換えに合わせて推論結果出力を得れば，同
一の推論装置で２つの系統の推論が可能となる。２つの
推論系統の一方の出力を保存し，他方の入力とするよう
な形をとれば同一推論装置上で階層的な推論が可能とな
る。
第５図は第２の実施例を示している。ここでは，推論
部10の外部にすべての言語値に対するMFC,MFGが設けら
れている。MFCについてはMFCアレイ11Aと11Bとからなる
MFCアレイ組と,MFCアレイ12Aと12BとからなるMFCアレイ
組と,MFCアレイ13Aと13Bとからなるアレイ組とが設けら
れており，各MFCアレイ組にいずれかのMFCアレイを変数
選択信号に応じて選択する変数選択回路31,32,33が設け
られている。この変数選択回路は上述したセレクタによ
って実現できる。各MFCアレイは第６図に示すように上
記言語値の数に等しい数（この実施例では７）のMFC101
からなる。各MFC101にはそれぞれ言語値PL〜NLに対応す
る基準電圧が与えられる。
部10の外部にすべての言語値に対するMFC,MFGが設けら
れている。MFCについてはMFCアレイ11Aと11Bとからなる
MFCアレイ組と,MFCアレイ12Aと12BとからなるMFCアレイ
組と,MFCアレイ13Aと13Bとからなるアレイ組とが設けら
れており，各MFCアレイ組にいずれかのMFCアレイを変数
選択信号に応じて選択する変数選択回路31,32,33が設け
られている。この変数選択回路は上述したセレクタによ
って実現できる。各MFCアレイは第６図に示すように上
記言語値の数に等しい数（この実施例では７）のMFC101
からなる。各MFC101にはそれぞれ言語値PL〜NLに対応す
る基準電圧が与えられる。
MFCアレイ組を構成する２つのMFCアレイ内のすべての
MFC101には同じ入力が与えられ，設定された言語値によ
って表わされるメンバーシップ関数値が変数選択信号に
よって選択されたMFCアレイの各MFC101から出力される
ことになる。他のMFCアレイ組についても同じである。
MFC101には同じ入力が与えられ，設定された言語値によ
って表わされるメンバーシップ関数値が変数選択信号に
よって選択されたMFCアレイの各MFC101から出力される
ことになる。他のMFCアレイ組についても同じである。
各推論部10には３つの選択回路21,22,23が設けられて
いる。これらの選択回路21,22,23に，変数選択信号によ
って選択されたMFCアレイ11Aまたは11B,12Aまたは12B,
および13Aまたは13Bの出力が与えられる。選択回路21,2
2,23には言語値を表わすコードがそれぞれ与えられてお
り，上記MFCアレイの出力のうちこの言語値に対応する
メンバーシップ関数値が選択回路21,22,23からそれぞれ
出力されることになる。選択回路21,22,23の出力は論理
積回路104に与えられる。
いる。これらの選択回路21,22,23に，変数選択信号によ
って選択されたMFCアレイ11Aまたは11B,12Aまたは12B,
および13Aまたは13Bの出力が与えられる。選択回路21,2
2,23には言語値を表わすコードがそれぞれ与えられてお
り，上記MFCアレイの出力のうちこの言語値に対応する
メンバーシップ関数値が選択回路21,22,23からそれぞれ
出力されることになる。選択回路21,22,23の出力は論理
積回路104に与えられる。
MFGについても同じようにMFGアレイ15AとMFGアレイ15
BとからなるMFGアレイ組が設けられている。これらのMF
Gアレイも第７図に示すように７個のMFG105から構成さ
れている。これらのMFG105はPL〜NLの７つの言語値に対
応するメンバーシップ関数を発生する。MFGアレイ組の
いずれか一方が，同じように，変数選択信号によって選
択される。選択されたMFGアレイ15Aまたは15Bの出力
（メンバーシップ関数を表わす電圧分布）は選択回路25
に入力する入力する。７種類のメンバーシップ関数のう
ちこの選択回路25に与えられた言語値に対応するものが
選択されて論理積回路106に入力することになる。
BとからなるMFGアレイ組が設けられている。これらのMF
Gアレイも第７図に示すように７個のMFG105から構成さ
れている。これらのMFG105はPL〜NLの７つの言語値に対
応するメンバーシップ関数を発生する。MFGアレイ組の
いずれか一方が，同じように，変数選択信号によって選
択される。選択されたMFGアレイ15Aまたは15Bの出力
（メンバーシップ関数を表わす電圧分布）は選択回路25
に入力する入力する。７種類のメンバーシップ関数のう
ちこの選択回路25に与えられた言語値に対応するものが
選択されて論理積回路106に入力することになる。
各MFG105からは25本の出力ラインがのびているので選
択されたMFGアレイ15Aまたは15Bからは25×７本の出力
ラインが選択回路25に接続されることになる。しかしな
がら,MFGアレイ15Aまたは15Bから時分割で７種類のメン
バーシップ関数を出力させるようにし，選択回路25にラ
ッチ回路を設けて選択されたメンバーシップ関数のみを
ラッチするようにすれば25本のラインですむことにな
る。
択されたMFGアレイ15Aまたは15Bからは25×７本の出力
ラインが選択回路25に接続されることになる。しかしな
がら,MFGアレイ15Aまたは15Bから時分割で７種類のメン
バーシップ関数を出力させるようにし，選択回路25にラ
ッチ回路を設けて選択されたメンバーシップ関数のみを
ラッチするようにすれば25本のラインですむことにな
る。
上記実施例ではアナログ・タイプのファジィ推論装置
が示されているがこの発明はディジタル・タイプの装置
にも適用可能であるのはいうまでもない。
が示されているがこの発明はディジタル・タイプの装置
にも適用可能であるのはいうまでもない。
第１図はこの発明の第１の実施例を示すものでファジィ
推論装置の構成を示すブロック図，第２図はメンバーシ
ップ関数回路アレイ組の構成を示すブロック図，第３図
はメンバーシップ関数発生回路アレイ組の構成を示すブ
ロック図，第４図はメンバーシップ関数回路の一例を示
す回路図である。 第５図はこの発明の第２の実施例を示すものでファジィ
推論装置の構成を示すブロック図，第６図はメンバーシ
ップ関数回路アレイの構成を示すブロック図，第７図は
メンバーシップ関数発生回路アレイの構成を示すブロッ
ク図である。 第８図は従来のファジィ推論装置の構成を示すブロック
図である。 10,90……推論部,11A,11B,12A,12B,13A,13B……メンバ
ーシップ関数回路（MFC）アレイ,15A,15B……メンバー
シップ関数発生回路（MFG）アレイ,21,22,23,25……言
語値選択回路,31,32,33,35,91,92,93,95……変数選択回
路,101A,101B,102A,102B,103A,103B……メンバーシップ
関数回路（MFC）,104,106……論理積回路,105A,105B…
…メンバーシップ関数発生回路（MFG）,110……確定
部。
推論装置の構成を示すブロック図，第２図はメンバーシ
ップ関数回路アレイ組の構成を示すブロック図，第３図
はメンバーシップ関数発生回路アレイ組の構成を示すブ
ロック図，第４図はメンバーシップ関数回路の一例を示
す回路図である。 第５図はこの発明の第２の実施例を示すものでファジィ
推論装置の構成を示すブロック図，第６図はメンバーシ
ップ関数回路アレイの構成を示すブロック図，第７図は
メンバーシップ関数発生回路アレイの構成を示すブロッ
ク図である。 第８図は従来のファジィ推論装置の構成を示すブロック
図である。 10,90……推論部,11A,11B,12A,12B,13A,13B……メンバ
ーシップ関数回路（MFC）アレイ,15A,15B……メンバー
シップ関数発生回路（MFG）アレイ,21,22,23,25……言
語値選択回路,31,32,33,35,91,92,93,95……変数選択回
路,101A,101B,102A,102B,103A,103B……メンバーシップ
関数回路（MFC）,104,106……論理積回路,105A,105B…
…メンバーシップ関数発生回路（MFG）,110……確定
部。
Claims (4)
- 【請求項１】系統数に応じた数のメンバーシップ関数回
路からなるメンバーシップ関数回路組と， 系統数に応じた数のメンバーシップ関数発生回路からな
るメンバーシップ関数発生回路組と， 変数選択入力に応じて上記メンバーシップ関数回路組内
のいずれかのメンバーシップ関数回路を選択する第１の
選択手段と， 変数選択入力に応じて上記メンバーシップ関数発生回路
組内のいずれかのメンバーシップ関数発生回路を選択す
る第２の選択手段と， 選択されたメンバーシップ関数回路およびメンバーシッ
プ関数発生回路の出力を演算する演算回路と， からなるファジィ推論装置。 - 【請求項２】所要複数のメンバーシップ関数回路から構
成されるメンバーシップ関数回路アレイが系統数に応じ
た数設けられてなるメンバーシップ関数回路アレイ組
と， 所要複数のメンバーシップ関数発生回路から構成される
メンバーシップ関数発生回路アレイが系統数に応じた数
設けられてなるメンバーシップ関数発生回路アレイ組
と， 変数選択入力に応じて上記メンバーシップ関数回路アレ
イ組内のいずれかのメンバーシップ関数回路アレイを選
択する第１の選択手段と， 変数選択入力に応じて上記メンバーシップ関数発生回路
アレイ組内のいずれかのメンバーシップ関数発生回路ア
レイを選択する第２の選択手段と， 第１の選択手段によって選択されたメンバーシップ関数
回路アレイから出力されるメンバーシップ関数値のうち
の設定されたルールにしたがうものを選択する第３の選
択手段と， 第２の選択手段によって選択されたメンバーシップ関数
発生回路アレイから出力されるメンバーシップ関数のう
ち設定されたルールにしたがうものを選択する第４の選
択手段と， これら第3,第４の選択手段の出力に対して所定の推論演
算を行なう演算回路と， から構成されているファジィ推論装置。 - 【請求項３】複数のメンバーシップ関数発生回路から構
成されるメンバーシップ関数発生回路アレイ，および メンバーシップ関数に対応して変数名をあらかじめ記憶
しており，与えられた変数名信号に対応するメンバーシ
ップ関数発生回路を上記メンバーシップ関数発生回路ア
レイから選択するセレクタ， からなるメンバーシップ関数発生装置。 - 【請求項４】複数のメンバーシップ関数回路から構成さ
れるメンバーシップ関数回路アレイ，および メンバーシップ関数に対応して変数名をあらかじめ記憶
しており，与えられた変数名信号に対応するメンバーシ
ップ関数回路を選択するセレクタ， からなるメンバーシップ関数装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239737A JPH0833822B2 (ja) | 1988-09-27 | 1988-09-27 | ファジィ推論装置 |
| US07/410,462 US5131071A (en) | 1988-09-26 | 1989-09-21 | Fuzzy inference apparatus |
| US07/891,966 US5335314A (en) | 1988-09-26 | 1992-05-26 | Fuzzy inference apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239737A JPH0833822B2 (ja) | 1988-09-27 | 1988-09-27 | ファジィ推論装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290231A JPH0290231A (ja) | 1990-03-29 |
| JPH0833822B2 true JPH0833822B2 (ja) | 1996-03-29 |
Family
ID=17049183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63239737A Expired - Fee Related JPH0833822B2 (ja) | 1988-09-26 | 1988-09-27 | ファジィ推論装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833822B2 (ja) |
-
1988
- 1988-09-27 JP JP63239737A patent/JPH0833822B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0290231A (ja) | 1990-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Buckley | Universal fuzzy controllers | |
| Buckley | Sugeno type controllers are universal controllers | |
| US5073863A (en) | Truth value converter | |
| EP0355753A2 (en) | Fuzzy computer | |
| EP0373492B1 (en) | Processing unit using truth-valued flow | |
| EP0372512A2 (en) | Truth value generating basic circuit, and truth value generating circuit | |
| JPH0833822B2 (ja) | ファジィ推論装置 | |
| EP0372509A2 (en) | Processing unit using truth-valued flow | |
| EP0625743A1 (en) | Digital function generator using interpolation | |
| JP2769163B2 (ja) | 重心決定回路 | |
| EP0372511A2 (en) | Truth-valued-flow inference unit | |
| JPH08286922A (ja) | ファジィ・ニューラルネットワーク装置 | |
| EP0392494A2 (en) | Fuzzy processor | |
| EP0380785A2 (en) | Programming unit for a truth value processing system | |
| JPH0833823B2 (ja) | ファジィ推論装置 | |
| JP2767625B2 (ja) | ファジィ推論装置およびその動作方法 | |
| JP2735618B2 (ja) | ファジィ・プロセッサおよびｍａｘ回路の組立装置 | |
| Chan | The interpolation property of fuzzy polynomial approximation | |
| JP2767604B2 (ja) | ファジィ推論装置 | |
| US5367611A (en) | Fuzzy inference system | |
| JPH0814828B2 (ja) | メンバ−シツプ関数発生回路 | |
| Varshavsky et al. | Summing Amplifier as a Multi-Valued Logical Element for Fuzzy Control | |
| JP3099449B2 (ja) | ファジィ推論装置 | |
| EP0472921B1 (en) | Fuzzy inference system | |
| Varshavsky et al. | Functionally complete element for fuzzy control hardware implementation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |