JPH0814828B2 - メンバ−シツプ関数発生回路 - Google Patents

Description

【発明の詳細な説明】 発明の要約 ファジィ・メンバーシップ関数は，複数本のライン上
に分布した電圧または電流信号によって表わされる。複
数の異なる形のメンバーシップ関数の中から１つが選択
信号に応じて選択される（第11図，第12図参照）。

発明の背景 この発明は，ファジィ・メンバーシップ関数発生回路
に関し，とくにファジィ・コンピュータ・システムにお
けるファジィ・メモリにおいて有用なメンバーシップ関
数発生回路に関する。

偉大な人間の頭脳は，ストアされたプログラムの概
念，ブール代数および安定な動作を行なうバイナリィ・
ハードウェアを調和させることによってディジタル・コ
ンピュータを創作した。その連続的な動作によって，深
い論理の展開，データの深い処理等が可能となった。デ
ィジタル・コンピュータはその安定な動作によって信頼
性が高く，ディジタル・コンピュータ・システムは益々
巨大化しつつある。プログラムが人間のメンタルなレベ
ルの情報を含んでいない限り，ディジタル・コンピュー
タは任意のプログラムが可能であり，この点でそれは汎
用機械とさえ呼ばれる。ディジタル・コンピュータ・シ
ステムの実現によって人間の生活，社会が大きく変貌し
つつある。

もう１つの偉大な人間の頭脳は，人間が何をどのよう
に考え，相互にいかにコミュニケートするかについて考
察し，非常に重要な概念「ファジネス」を創出した。L.
A.Zadehがファジィ集合の概念を提唱したのが1965年で
ある。それ以来ファジィの理論的検討は数多くの論文で
行なわれているが，その応用の報告はまだ少なく，それ
もバイナリィ・ディジタル・コンピュータの助けを借り
てのみ行なわれているのが実情である。

ファジィの研究において，人間の知識は，専門家のノ
ウハウのように言語情報で総括されるべき蓄積された経
験に基づくものである，ということが強調されている。
この言語情報は，一般にあいまいさ，漠然性，不確実
性，不完全性または不正確さを具備し，メンバーシップ
関数によって特徴づけられる。メンバーシップの大きさ
は0.0〜1.0までの間の領域の数値によって表わされ，こ
の範囲内で変化する。

言語情報がディジタル・コンピュータによって取扱わ
れる場合には，メンバーシップの大きさ（値）はバイナ
リィ・コードによって表わされる。このバイナリィ・コ
ードで表わされた値はバイナリィ電子回路において，ス
トアされたプログラムにしたがって，繰返し何度も何度
も，ストアされ，転送され，そして演算される。したが
って，ディジタル・システムによってファジィ情報を処
理するためには長い時間がかかるという問題がある。さ
らに，バイナリィ・コード化された値は信じられない程
多くのストアのためのおよび演算のためのディバイスを
必要とする。ディジタル・コンピュータは上述のように
汎用機械ではあるが，ファジィ情報をリアル・タイムで
処理するためには必ずしも最適なものではない。ここ
に，ファジィ情報を効率的にかつ高速で処理できる他の
タイプの機械の探求が要請されている。

発明の概要 この発明は，ファジィ情報の処理に適したハードウェ
ア・システム，すなわち「ファジィ・コンピュータ」と
呼ばれる新しいシステムを構築するにあたって，このシ
ステムで有効に用いられるファジィ・メンバーシップ関
数発生回路を提供することを目的とする。

この発明によるファジィ・メンバーシップ関数発生回
路は，それぞれ形の異なる複数のメンバーシップ関数を
表わす複数のライン上に分布した電気信号を発生する電
気信号分布発生回路，および上記複数の電気信号分布の
うちいずれか１つを選択信号に応じて選択する選択スイ
ッチ回路を備えていることを特徴とする。選択スイッチ
によって選択された電気信号分布を所定の複数本の出力
信号ライン上に送り出すスイッチ・アレイをさらに設け
ることによって，選択された形のメンバーシップ関数を
表わす電気信号分布を出力信号ライン上で任意にシフト
させることができる。

この発明によるメンバーシップ関数発生回路は，ファ
ジィ・コンピュータ・システムを構成する一要素である
ファジィ・メモリにおいて好適に用いられる。また，こ
のメンバーシップ関数発生回路はあらかじめ定めた種々
の形のメンバーシップ関数を発生させることができる。

実施例の説明 （１）ファジィ・メモリとファジィ・コンピュータの概
念 ファジィ・メモリの機能はファジィ・メンバーシップ
関数をストアするものである。メンバーシップ関数をス
トアするやり方の４つのタイプが第１図に示されてい
る。

第１図（Ａ）は，ファジィ・メンバーシップ関数のグ
レード（各関数値）を多数のバイナリィ・コードに変換
してバイナリィ・メモリ11に記憶するタイプのものを示
しており，このバイナリィ・メモリ11から読出されたフ
ァジィ・メンバーシップ関数はバイナリィ演算回路（た
とえばバイナリィ・ディジタル・コンピュータ）１によ
って処理される。第１図（Ｂ）に示すものも同じバイナ
リィ・メモリ11を使用しているが，読出されたバイナリ
ィ・コードはD/Aコンバータ21によってアナログ電圧ま
たは電流信号に変換されて，アナログ量を取扱うことの
できるハードウェア，すなわちファジィ演算回路（後述
するファジィ推論エンジンを含む）２に供給される。こ
れらの２つのタイプは従来のディジタル技術を用いて容
易に実現することができるが，これらは大容量のメモリ
を必要とする。

第１図（Ｃ）に示されたものは，アナログ・メモリ31
を用いてメンバーシップ関数の分布した値をストアする
タイプである。このタイプにおいては，メモリ・マトリ
クスを構成する要素の数を上記の第１図（Ａ），（Ｂ）
に示すタイプのものよりも少なくすることができる。し
かし，このタイプのものはノイズに対して弱いという欠
点をもつ。

第１図（Ｄ）に示すタイプのものは，バイナリィ・メ
モリ41とメンバーシップ関数発生回路43とから構成され
るものである。メンバーシップ関数のラベルがバイナリ
ィ・メモリ41にストアされ，それはメンバーシップ関数
発生回路43によってメンバーシップ関数を表わす分布し
た電流または電圧値に変換される。換言すれば，メンバ
ーシップ関数発生回路43はラベルをファジィ化する機能
をもつ。バイナリィ・メモリ41は，メンバーシップ関数
のラベルをストアすることにのみ用いられるので，その
容量は上述した第１図（Ａ），（Ｂ）のタイプのものよ
りも少なくてすむし，また第１図（Ｃ）に示されたタイ
プのもののようにノイズに弱いということもない。

したがって，第１図（Ｄ）に示すものがファジィ・メ
モリとして最も効果的な構造なので，以下の説明におい
てはこのタイプのものを考える。

ファジィ・コンピュータの基本的な構造が第２図に示
されている。ファジィ・コンピュータは，ファジィ・メ
モリ40,ファジィ推論エンジン2,およびデファジファイ
ア３から構成される。ファジィ・メモリ40は，基本的に
は第１図（Ｄ）に示したものであるが，より詳しくは後
述する。ファジィ・メモリ40からの複数のライン上に分
布したアナログ信号分布として表わされる複数のファジ
ィ・メンバーシップ関数A,A′,Bが出力され，ファジィ
推論エンジン２に与えられる。ファジィ推論エンジン２
は，便宜的に第１図のファジィ演算回路と同じ符号２に
よって示されているが，与えられたメンバーシップ関数
を用いて所定のファジィ演算処理を行ない，その結果を
１つのファジィ・メンバーシップ関数Ｂ′を表わすアナ
ログ信号分布（ファジィ出力）として出力する。このフ
ァジィ出力は，たとえばファジィ制御システムのように
決定的な値が必要なときには，次段のデファジファイア
３によって単一のアナログ電圧または電流（非ファジィ
出力）に変換することができる。

ファジィ推論において，制御則（コントロール・ルー
ル）は言語的に表現され，もし…，ならば（if-and-the
n）ルールがその最も一般的なルールである。たとえ
ば，一連の制御則が次のように記述される。

（制御則Ｉ）もしｘ＝NSかつｙ＝PS,ならばｚ＝PS,また （制御則II）もしｘ＝ZRかつｙ＝PM,ならばｚ＝PM,また （制御則III）もし … かつ …，ならば … ここでNS,PS等は，システムの言語表現値の省略形で
ある。すなわちこれらがメンバーシップ関数のラベルで
ある。

以下に述べるファジィ・メンバーシップ関数発生回路
では便宜的に７種類のファジィ・メンバーシップ関数が
発生するものとする。そしてこれらのメンバーシップ関
数のラベルをNL,NM,NS,ZR,PS,PMおよびPLとし，これら
はそれぞれ負の大きな値（negative large），負の中く
らいの値（negative medium），負の小さな値（negativ
e small），零（zero），正の小さな値（positive smal
l），正の中くらいの値（positive medium）および正の
大きな値（positive large）という言語情報を表現する
ものとする。

第１図（Ｄ）に示されたファジィ・メモリ40の機能は
ファジィ・メンバーシップ関数をストアすることにあ
り，指定されたファジィ・メンバーシップ関数を複数本
の信号ライン上における電圧分布または電流分布として
出力するものである。以下では，簡便のために電圧分布
を発生するファジィ・メモリについて述べるが，電圧源
を単に電流源に置換することによって電流分布を発生す
るファジィ・メモリを構成することができる。

複数のファジィ・メンバーシップ関数をストアしかつ
読出すことのできるファジィ・メモリのより詳しい基本
概念が第３図に示されている。ファジィ・メモリは，フ
ァジィ・メンバーシップ関数のラベルをストアするラベ
ル・メモリ（上述のバイナリィ・メモリ）41,ラベル・
メモリ41から読出されたラベルを表わすコードをストア
するレジスタ42およびラベルをファジィ化することによ
ってラベルに対応した電圧分布を出力するメンバーシッ
プ関数発生回路43から構成されている。ラベルとはファ
ジィ・メンバーシップ関数を表わすワードと考えてよ
い。ラベル・メモリ41およびレジスタ42はバイナリィ・
ディバイスである。

メンバーシップ関数発生回路43は，複数の信号ライン
上に所定の電圧分布を発生する電圧分布発生回路44,発
生した電圧分布を所定の出力信号ライン上に送り出すた
めのスイッチ・アレイ45およびラベル・メモリ41から読
出されたラベルを表わすコードを解読してスイッチ・ア
レイ45のスイッチを制御するデコーダ46から構成されて
いる。電圧分布発生回路44から発生する電圧分布の形は
あらかじめ定められているが，この電圧分布の出力信号
ライン上の位置がデコーダ46の出力によって制御される
スイッチ・アレイ45によって変化させられる。したがっ
て，ラベルメモリ41から読出されたラベルに対応したフ
ァジィ・メンバーシップ関数を表わす電圧分布が出力ラ
インに現われる。

このファジィ・メモリは，ファジィ・メンバーシップ
関数のグレード（各関数値）を多数のバイナリィ・コー
ドに変換して記憶するのではなく，ファジィ・メンバー
シップ関数のラベルを記憶しているので，上述したよう
にバイナリィ・メモリ（メモリ41）の容量がきわめて少
なくてすむ。たとえば，ストアすべきファジィ．メンバ
ーシップ関数の種類が８個以下であれば，それらのラベ
ルは３ビット・コードで表わされるので,1つのファジィ
・メンバーシップ関数を３ビットでストアすることがで
きる。また，通常のバイナリィ・メモリのアクセス時間
は，アナログ・メモリのそれに比べてきわめて高速であ
るので，高速読出しが可能である。しかも，最終的には
アナログ電圧分布によって表わされるファジィ・メンバ
ーシップ関数を得ることができる。さらに，バイナリィ
・コードによる記憶であるからノイズに対して強いとい
う特徴もある。

以下にいくつかのファジィ・メンバーシップ関数発生
回路の具体例について説明するが，ここではファジィ・
メンバーシップ関数の変数の領域における点の数（ファ
ジィ集合の要素の数に対応）は25に制限されているもの
とする。したがって，ファジィ・メンバーシップ関数発
生回路の出力端子は25個である。

（２）スイッチ・マトリクスを用いたファジィ・メンバ
ーシップ関数発生回路 第４図および第５図は，スイッチ・アレイとしてスイ
ッチ・マトリクスを使用したファジィ・メンバーシップ
関数発生回路の例を示している。第４図において，ファ
ジィ・メンバーシップ関数発生回路の０〜24まで番号が
付けられた出力端子の下方に，これらの出力端子から出
力される７種類のファジィ・メンバーシップ関数が図示
されている。

出力されるファジィ・メンバーシップ関数の値は，簡
単のために４レベルに量子化されている。この４レベル
は，たとえば0,1.7,3.3および5.0Vの電圧に対応する。
この４つのレベルは電圧分布発生回路44Aによって規定
される。この回路44Aには,1.7,3.3および5.0Vの３つの
ファジィ真理値電圧源44a,44bおよび44cが設けられてい
る。またこの回路44Aから第４図で斜めに引かれた５本
の電圧ラインVLがのびており，中央のラインは電圧源44
cに，その両側のラインは電圧源44bに，最も外側の２本
のラインは電圧源44aにそれぞれ接続されている。

デコーダ46Aは１オブ８デコーダである。このデコー
ダ46Aにはレジスタ42から与えられるラベルを表わす３
ビット（C₁,C₂,C₃）のバイナリィ信号が入力している。
デコーダ46Aはこの入力信号の表わすコードに応じて８
つの出力端子のいずれかにＨレベルの信号を出力する。
８つの出力端子は，指定なしおよび上述の７種類のラベ
ルに対応している。たとえば，入力コード信号が000の
ときには指定なしの出力端子に,001のときにはNLの出力
端子にそれぞれＨレベルの信号が出力される。これらの
出力端子からは，指定なしの出力端子を除いて，第４図
に水平なラインで示された信号ラインSLがのびている。

スイッチ・マトリクス45Aにおいて，電圧ラインVLと
信号ラインSLの所定の交差点から25の出力端子に出力ラ
インOLがのびている。これらの交差点に小さな正方形で
示された記号45aは，第５図に示されているように，電
圧ラインVLと出力ラインOLとの間に設けられかつ信号ラ
インSLの電圧によってオン，オフ制御されるスイッチで
あり，たとえばMOS FETで構成される。１本の出力ライ
ンOLに２つ以上のスイッチ45aを設けてももちろんよ
い。すべての出力ラインOLはその出力端子側において抵
抗45bを介して接地されている。

以上の構成において，ラベル・メモリ41からあるファ
ジィ・メンバーシップ関数のラベルが読出され，レジス
タ42を介してデコーダ46Aに与えられると，信号ラインS
Lのうちそのラベルに対応するものにＨレベルの信号が
現われ，その信号ラインに設けられたスイッチ45aがオ
ンとなる。この結果，オンとなったスイッチ45aを通し
て電圧分布発生回路44Aの各電圧が出力ラインOLを経て
対応する出力端子に現われるので，上記のファジィ・メ
ンバーシップ関数を表わす電圧分布が出力されることに
なる。

（３）パス・トランジスタ・アレイを用いたファジィ・
メンバーシップ関数発生回路 第６図および第７図は，スイッチ・アレイとしてパス
・トランジスタ・アレイ45Bを用いたファジィ・メンバ
ーシップ関数発生回路を示している。

電圧分布発生回路44Bは，メンバーシップ関数を11の
レベルに量子化するために，ファジィ真理値電圧0.0,0.
5,…,4.5および5.0Vを発生する10個の電圧源を備えてい
る。これらはファジィ真理値0,1/10,…,9/10および１に
それぞれ対応する。またこの発生回路44Bはラベル＝ZR
のメンバーシップ関数の値がプログラムされたPROMを備
えている。このPROMには，上記電圧源およびグランドに
接続された電源ラインVLと，パス・トランジスタ・アレ
イ45Bを経て出力端子まで接続された出力ラインOLとが
設けられている。PROMは上下の２層のAl層よりなり，第
１層に出力ラインOLが，第２層に電源ラインVLがそれぞ
れ形成されている。これら上下の２層は絶縁層たとえば
光感性ポリイミドによって絶縁されている。これらの層
の交叉点にスルーホールを形成することによってファジ
ィ・メンバーシップ関数の形がプログラムされる。スル
ーホールはマスクROM技術を用いて形成することができ
るので，任意の形のメンバーシップ関数がプログラムで
きる。ラインVLとラインOLとの結節点を示す黒丸がスル
ーホールを示している。スルーホールが形成されている
点においてラインVLとラインOLとが接続され，ファジィ
真理値電圧がパス・トランジスタ・アレイ45Bに転送さ
れる。２つのラインVLとOLの結節点をフィールドROM技
術，すなわち高電圧を印加することによって所望の交点
を絶縁破壊することによって短絡するようにしてもよ
い。

パス・トランジスタ・アレイ45Bは，電圧分布発生回
路44Bからのびた出力ラインOL,デコーダ46Bの７つの出
力端子に接続された信号ラインSL,これらのラインの交
点の電圧を左または右に４ディジットまたは８ディジッ
ト分だけシフトさせるための斜めのラインBL,ならびに
信号ラインSLと出力ラインOLおよび斜めラインBLとの交
点にそれぞれ設けられ，かつ信号ラインSLの電圧によっ
て制御されるスイッチング素子,PMOS FET45cから構成さ
れている。このスイッチング素子45cの接続の様子は第
７図に示されている。デコーダ46Bに接続された７本の
信号ラインSLまたはそれらのラインによって制御される
スイッチング素子の列をそれぞれスイッチ列S₁,S₂,…S₇
とする。S₁〜S₇はこれらのラインSL上の信号をさすとき
もある。

スイッチ列S₁は電圧分布発生回路44Bにプログラムさ
れたメンバーシップ関数を４ディジット左にシフトし，
スイッチ列S₃,S₄およびS₆は４ディジット右に,8ディジ
ット左に，および８ディジット右にそれぞれシフトす
る。スイッチ列S₂およびS₅はプログラムされたメンバー
シップ関数を右または左にシフトするものではなく，そ
れを出力端子に直接に送り出す。スイッチ列S₇は接地さ
れたスイッチ・アレイであって，このスイッチS₇がオ
ン，他のスイッチS₁〜S₆がオフのときにすべての出力端
子をグランド・レベルに落とす。

ファジィ・メンバーシップ関数のラベルと信号S₁〜S₇
のバイナリィ・レベルとの関係が第８図に示されてい
る。デコーダ46Bは，レジスタ42からの３ビットのバイ
ナリィ信号c₁,c₂,c₃（0Vまたは＋5V）を第８図に示すテ
ーブルにしたがって７ビットのバイナリィ信号S₁〜S
₇（−5V「Ｌレベル」または＋5V「Ｈレベル」）に変換
するものであり，具体的には第９図に示されるようにNA
NDゲート47とインバータ48との組合せから構成される。

たとえば，ラベル・メモリ41から読出されたラベルが
PLの場合には，スイッチ列S₃とS₆がオンになる。電圧分
布発生回路44Bにプログラムされたメンバーシップ関数
は，スイッチ列S₃を通して４ディジット右にシフトさ
れ，さらにスイッチ列S₆を通して８ディジット右にシフ
トされる。したがって，プログラムされたメンバーシッ
プ関数は12ディジット右にシフトされ，出力端子に現わ
れるメンバーシップ関数はPL（正の大きな値）となる。

第６図において，電圧分布発生回路44Bのグランド・
レベルに接続されたラインVLには，中央の25本の出力ラ
インOLに加えて，その左右において各12本ずつの出力ラ
インOLに平行なラインと斜めラインBLとが接続され，こ
れらのラインと信号ラインSLとの交点にスイッチ列S₁,S
₂,S₃,S₄,S₆が設けられている。これは，プログラムされ
たメンバーシップ関数がどのようにシフトされようと，
グランド・レベルの信号を出力端子に確実に出力させる
ようにするためのものである。

パス・トランジスタ・アレイ45Bはファジィ真理値電
圧（０〜5V）を減衰させることなく出力端子に通さなけ
ればならない。通常のPMOS回路では，もしファジィ真理
値電圧がPMOS FETのスレシホールド電圧よりも低いとき
には,PMOS FETは，ゲート電圧V_G（デコーダの出力）が0
Vであれば，完全なオン状態にはならない。PMOS FETが
完全にオン状態となるようにするために，V_Gを−5V程度
にする必要がある。このために，上述したようにデコー
ダ46Bは−5V（Ｌ），＋5V（Ｈ）をとる出力を発生する
ように構成されている。このような出力信号S₁〜S₇を発
生する第９図のデコーダを構成するNANDゲート47の一例
が第10図に示されている。

（４）ファジィ・メンバーシップ関数形の選択 上述の説明では，ファジィ・メンバーシップ関数は山
形ないしは三角形状のものとして示されている。しかし
ながら，メンバーシップ関数としては種々のものが考え
られるし，必要に応じて異なる形のものを選択できるよ
うにしておくことが好ましい。

第11図は，第４図に示されるタイプのファジィ・メン
バーシップ関数発生回路に主に適用可能な電圧分布発生
回路であって，ファジィ・メンバーシップ関数形を選択
できるようにした回路を示している。いくつかの電圧源
44a〜44dに接続された電圧ラインVLに，山形ないしは三
角形状のファジィ・メンバーシップ関数形を表わす電圧
分布を出力するように結線された出力ラインOL1と，台
形状の関数形を表わす電圧分布を出力するように結線さ
れた出力ラインOL2とが設けられている。これらのライ
ンOL1,OL2にはそれぞれスイッチング素子,NMOS FET49A,
49Bが接続され，これらのスイッチング素子の出力側に
おいてラインOL1,OL2は出力端子に接続される出力ライ
ンOLに接続されている。スイッチング素子49Bは選択信
号c₀によって直接に，素子49Aはインバータ49を介して
それぞれ制御される。

選択信号c₀がＬレベルの場合にはスイッチング素子49
Aがオンとなって，山形ないしは三角形状のファジィ・
メンバーシップ関数形を表わす電圧が出力ラインOLに出
力される。逆に信号c₀がＨレベルの場合には素子49Bが
オンとなるので台形の関数形を表わす電圧が出力され
る。このようにして，ファジィ・メンバーシップ関数形
を選択することが可能となる。

第11図の回路において,FET49A,49Bのスレシホールド
値電圧をV_TH（通常1V程度）とすれば，これらのFETを制
御する選択信号c₀のバイナリィ・レベルは,LレベルがV
_TH以下,HレベルがV_TH＋5V以上であればよい。ここで5V
は，最大電圧を発生する電圧源44dの電圧である。

電圧分布発生回路における発生電圧の分布形，すなわ
ちファジィ・メンバーシップ関数形は，上述した２つの
形のみならず,3つ以上の形をあらかじめ作成しておいて
これらのうちから１つを選択できるようにすることもで
きる。また，関数形の選択は第６図に示すファジィ・メ
ンバーシップ関数発生回路にも適用可能であるのはいう
までもない。

（５）メンバーシップ関数発生回路の発展形態 電圧分布発生回路は複数のライン上に分布した電圧信
号を発生する。したがって,1つの電圧分布発生回路の出
力電圧を複数のスイッチ・アレイ45に与えることが可能
である。第12図は,1つの電圧分布発生回路44と，この出
力電圧が与えられる複数のスイッチ・アレイ45とを含む
メンバーシップ関数発生回路を示している。各スイッチ
・アレイ45はそれぞれのデコーダ46によって駆動され
る。各デコーダ46には同じまたは異なるラベルのコード
信号が与えられる。したがって，このメンバーシップ関
数発生回路からは複数の同じまたは異なるファジィ・メ
ンバーシップ関数を表わす電圧分布を得ることができ
る。電流モードの回路ではこのように発展させることが
できないので，これは電圧モードの１つの特徴といえ
る。

なお，この発明によるファジィ・メンバーシップ関数
発生回路はファジィ・メモリに組込まれないそれ単独の
形態としても使用できるのはいうまでもない。

【図面の簡単な説明】

第１図（Ａ）〜（Ｄ）は，種々のタイプのファジィ・メ
モリを示すブロック図，第２図はファジィ・コンピュー
タの基本概念を与えるブロック図である。 第３図はファジィ・メモリの基本構成を示すブロック図
である。 第４図は，スイッチ・マトリクスを用いて実現したファ
ジィ・メンバーシップ関数発生回路を示す回路図，第５
図は第４図における記号の具体的構成を示すものであ
る。 第６図は，パス・トランジスタ・アレイを用いて実現し
たメンバーシップ関数発生回路を示す回路図，第７図は
第６図における記号の具体的構成を示すもの，第８図は
第６図におけるデコーダの動作を示すテーブル，第９図
は同デコーダの具体的構成を示す回路図，第10図は第９
図の回路において用いられるNANDゲートを示す回路図で
ある。 第11図は，ファジィ・メンバーシップ関数形を選択でき
る電圧分布発生回路を示す回路図である。 第12図はメンバーシップ関数発生回路の発展形態を示す
ブロック図である。 43……ファジィ・メンバーシップ関数発生回路,44,44A,
44B……電圧分布発生回路,44a,44b,44c,44d……電圧源,
45,45A,45B……スイッチ・アレイ,49A,49B……スイッチ
ング素子。

Claims (2)

【特許請求の範囲】
1. 【請求項１】それぞれ形の異なる複数のメンバーシップ
   関数を表わす複数のライン上に分布した電気信号を発生
   する電気信号分布発生回路，および 上記複数の電気信号分布のうちいずれか１つを選択信号
   に応じて選択する選択スイッチ回路， を備えているメンバーシップ関数発生回路。
2. 【請求項２】選択スイッチによって選択された電気信号
   分布を所定の複数本の出力信号ライン上に送り出すスイ
   ッチ・アレイをさらに備えている特許請求の範囲第
   （１）項に記載のメンバーシップ関数発生回路。