JP2767604B2 - ファジィ推論装置 - Google Patents
ファジィ推論装置Info
- Publication number
- JP2767604B2 JP2767604B2 JP1093114A JP9311489A JP2767604B2 JP 2767604 B2 JP2767604 B2 JP 2767604B2 JP 1093114 A JP1093114 A JP 1093114A JP 9311489 A JP9311489 A JP 9311489A JP 2767604 B2 JP2767604 B2 JP 2767604B2
- Authority
- JP
- Japan
- Prior art keywords
- inference
- input
- signal
- membership functions
- membership
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Devices For Executing Special Programs (AREA)
Description
【発明の詳細な説明】 発明の背景 この発明はファジィ推論装置に関する。
ファジィ・コンピュータ，ファジィ・コントローラ，
ファジィ推論装置，ファジィ演算装置，ファジィ処理装
置等々，種々の名称を用いて呼ばれるモーダス・ポネン
スの推論形式にしたがってファジィ推論を行なう装置が
開発され，脚光をあびている。このファジィ推論装置に
は大別してアナログ・タイプとディジタル・タイプがあ
る。アナログ・タイプは推論速度が速いがディジタル・
コンピュータとのインターフェイスの点でやや難点があ
る。これに対してディジタル・タイプのものは推論速度
の点ではアナログ・タイプのものよりもやや劣るが，デ
ィジタル・コンピュータとの接続が容易である。
ファジィ推論装置，ファジィ演算装置，ファジィ処理装
置等々，種々の名称を用いて呼ばれるモーダス・ポネン
スの推論形式にしたがってファジィ推論を行なう装置が
開発され，脚光をあびている。このファジィ推論装置に
は大別してアナログ・タイプとディジタル・タイプがあ
る。アナログ・タイプは推論速度が速いがディジタル・
コンピュータとのインターフェイスの点でやや難点があ
る。これに対してディジタル・タイプのものは推論速度
の点ではアナログ・タイプのものよりもやや劣るが，デ
ィジタル・コンピュータとの接続が容易である。
一方，アナログ，ディジタルのいずれのタイプの装置
も,If,thenルールと呼ばれる複数の（場合によっては多
数の）ルールが設定され，このルールにしたがって所定
の推論処理を行なう。ルールの設定には必然的にメンバ
ーシップ関数の設定を伴う。ルールの数が増加すればそ
れだけ多くのメンバーシップ関数の設定が必要である。
も,If,thenルールと呼ばれる複数の（場合によっては多
数の）ルールが設定され，このルールにしたがって所定
の推論処理を行なう。ルールの設定には必然的にメンバ
ーシップ関数の設定を伴う。ルールの数が増加すればそ
れだけ多くのメンバーシップ関数の設定が必要である。
ルールの設定，変更を容易にするために，ルールの設
定とメンバーシップ関数の設定とを分離することが好ま
しい。この目的のために，インプリケーションの前件部
で用いられるすべての種類のメンバーシップ関数をあら
かじめ設定しておき，入力が与えられたときに，すべて
のメンバーシップ関数の入力に対応する関数値（真理
値，適合度）を出力する装置（これを真理値発生部とい
う）を用意することが考えられる。推論部ではそこに設
定されたルールにしたがって上記の真理値を用いて所定
のファジィ推論を実行していく。
定とメンバーシップ関数の設定とを分離することが好ま
しい。この目的のために，インプリケーションの前件部
で用いられるすべての種類のメンバーシップ関数をあら
かじめ設定しておき，入力が与えられたときに，すべて
のメンバーシップ関数の入力に対応する関数値（真理
値，適合度）を出力する装置（これを真理値発生部とい
う）を用意することが考えられる。推論部ではそこに設
定されたルールにしたがって上記の真理値を用いて所定
のファジィ推論を実行していく。
このようなファジィ推論装置の真理値発生部では，す
べての種類のメンバーシップ関数について入力変数に対
応する真理値（関数値）が発生するから，これらの真理
値をそれぞれ１本のラインで伝送したとしても，メンバ
ーシップ関数の種類数と入力変数の種類数との積に等し
い数の信号ラインが必要となる。たとえばメンバーシッ
プ関数の種類が7,入力変数の種類が３とすると21本のラ
インが必要となる。入力変数を８種類とすると実に56本
のラインが必要である。
べての種類のメンバーシップ関数について入力変数に対
応する真理値（関数値）が発生するから，これらの真理
値をそれぞれ１本のラインで伝送したとしても，メンバ
ーシップ関数の種類数と入力変数の種類数との積に等し
い数の信号ラインが必要となる。たとえばメンバーシッ
プ関数の種類が7,入力変数の種類が３とすると21本のラ
インが必要となる。入力変数を８種類とすると実に56本
のラインが必要である。
このようなファジィ推論装置をIC化することを考慮す
ると，ライン数の増加はピン数の増加につながり（真理
値発生部と推論部とを別個のチップに収め，これらを信
号ラインで接続した場合）決して好ましいものではな
い。簡単な推論を行なう装置の場合にはピン数の増加が
あまり問題にならないとしても，複雑なファジィ推論を
実行する装置のIC化の門が閉ざされてしまうおそれがあ
る。
ると，ライン数の増加はピン数の増加につながり（真理
値発生部と推論部とを別個のチップに収め，これらを信
号ラインで接続した場合）決して好ましいものではな
い。簡単な推論を行なう装置の場合にはピン数の増加が
あまり問題にならないとしても，複雑なファジィ推論を
実行する装置のIC化の門が閉ざされてしまうおそれがあ
る。
発明の概要 この発明は，入力変数の種類，メンバーシップ関数の
種類が増加したとしても，真理値発生部と推論部との間
に設けるべく配線数を大幅に増加させない装置を提供す
るものである。
種類が増加したとしても，真理値発生部と推論部との間
に設けるべく配線数を大幅に増加させない装置を提供す
るものである。
この発明によるファジィ推論装置における真理値発生
部は，推論で使用されるすべてのメンバーシップ関数と
複数の入力とを所定の順序で指定する指定信号を発生す
る制御手段，上記複数の入力のそれぞれに対応する複数
の入力ディジタル信号を，上記制御手段からの指定信号
に応じて選択し，アドレス信号として出力するアドレス
生成回路，ならびに少なくとも推論に使用されるすべて
の種類のメンバーシップ関数をあらかじめ記憶し，上記
制御手段からの指定信号によって指定されるメンバーシ
ップ関数において，上記アドレス生成回路から与えられ
るアドレス信号に基づいて指定される関数値を真理値と
して出力するメモリを備え，推論で使用されるすべての
メンバーシップ関数の複数の入力のそれぞれに対する真
理値が上記所定の順序で出力されるようになっているこ
とを特徴とする。
部は，推論で使用されるすべてのメンバーシップ関数と
複数の入力とを所定の順序で指定する指定信号を発生す
る制御手段，上記複数の入力のそれぞれに対応する複数
の入力ディジタル信号を，上記制御手段からの指定信号
に応じて選択し，アドレス信号として出力するアドレス
生成回路，ならびに少なくとも推論に使用されるすべて
の種類のメンバーシップ関数をあらかじめ記憶し，上記
制御手段からの指定信号によって指定されるメンバーシ
ップ関数において，上記アドレス生成回路から与えられ
るアドレス信号に基づいて指定される関数値を真理値と
して出力するメモリを備え，推論で使用されるすべての
メンバーシップ関数の複数の入力のそれぞれに対する真
理値が上記所定の順序で出力されるようになっているこ
とを特徴とする。
したがって，ディジタル信号で表わされる真理値を伝
送するためのディジタル信号のビット数と同数の信号ラ
インと，メンバーシップ関数の種類および入力の種類を
指定するための信号ラインとを設ければ足りるので，ラ
イン数はそれほど多くない。またメンバーシップ関数の
種類や入力の種類が増大したとしてもライン数はそれほ
どふえない（２倍になるごとに１本増加するだけであ
る）。
送するためのディジタル信号のビット数と同数の信号ラ
インと，メンバーシップ関数の種類および入力の種類を
指定するための信号ラインとを設ければ足りるので，ラ
イン数はそれほど多くない。またメンバーシップ関数の
種類や入力の種類が増大したとしてもライン数はそれほ
どふえない（２倍になるごとに１本増加するだけであ
る）。
実施例の説明 この実施例では７種類のメンバーシップ関数と８種類
の入力変数を前提とする。この実施例におけるファジィ
推論装置の一例が第１図に示されている。また，メンバ
ーシップ関数の例が第２図に示されている。
の入力変数を前提とする。この実施例におけるファジィ
推論装置の一例が第１図に示されている。また，メンバ
ーシップ関数の例が第２図に示されている。
７種類のメンバーシップ関数は，第２図に示されてい
るように,NL,NM,NS,ZR,PS,PMおよびPLである。ここでＮ
はNegative（負）,PはPositive（正）,LはLarge（大き
い）,MはMedium（中位）,SはSmall（小さい）をそれぞ
れ表わす。したがって,NLは負の大きな値,PSは正の小さ
な値を表わす。ZRはZero（ほぼ零）を表わす。第２図で
はメンバーシップ関数が三角形状のものとして表現され
ているが，メンバーシップ関数の形は任意であるのはい
うまでもない。
るように,NL,NM,NS,ZR,PS,PMおよびPLである。ここでＮ
はNegative（負）,PはPositive（正）,LはLarge（大き
い）,MはMedium（中位）,SはSmall（小さい）をそれぞ
れ表わす。したがって,NLは負の大きな値,PSは正の小さ
な値を表わす。ZRはZero（ほぼ零）を表わす。第２図で
はメンバーシップ関数が三角形状のものとして表現され
ているが，メンバーシップ関数の形は任意であるのはい
うまでもない。
NL〜PLをメンバーシップ関数のラベルという。これら
７種類のメンバーシップ関数をラベルの添字を付して,F
NL,FNM,…,FPM,FPL等で表わす。
７種類のメンバーシップ関数をラベルの添字を付して,F
NL,FNM,…,FPM,FPL等で表わす。
ある変数入力I1が与えられたときに，この変数に対応
する各メンバーシップ関数の関数値をFNL（I1）,FNM（I
1），…,FPM（I1）,FPL（I1）等で表現し，これを真理
値という。真理値の一例が第２図に示されている。
する各メンバーシップ関数の関数値をFNL（I1）,FNM（I
1），…,FPM（I1）,FPL（I1）等で表現し，これを真理
値という。真理値の一例が第２図に示されている。
第１図において真理値発生部10のメモリ11には上述の
７種類のメンバーシップ関数があらかじめ設定されてい
る。メモリ11のメンバーシップ関数は制御部20から与え
られるラベル指定信号CL（３ビット）によって指定され
る。
７種類のメンバーシップ関数があらかじめ設定されてい
る。メモリ11のメンバーシップ関数は制御部20から与え
られるラベル指定信号CL（３ビット）によって指定され
る。
８種類の入力I1,I2,…,I8はA/D変換器13に与えられ，
それぞれディジタル信号（８ビット）に変換される。制
御部20はこれらのA/D変換器13にA/D変換タイミング信号
を与える。
それぞれディジタル信号（８ビット）に変換される。制
御部20はこれらのA/D変換器13にA/D変換タイミング信号
を与える。
A/D変換された入力I1〜I8はマルチプレクサ12に入力
する。マルチプレクサ12は制御部20から与えられる入力
指定信号CD（３ビット）によって制御される。マルチプ
レクサ12によって選択された入力はメモリ11にアドレス
信号として与えられる。このアドレス信号はメモリ11に
設定されているメンバーシップ関数の変数を与えるもの
であり，ラベル指定信号CLによって指定されているメン
バーシップ関数において，入力するアドレス（変数）に
対応する関数値（真理値）がメモリ11から読出され，出
力される（真理値も８ビットで表わされる）。
する。マルチプレクサ12は制御部20から与えられる入力
指定信号CD（３ビット）によって制御される。マルチプ
レクサ12によって選択された入力はメモリ11にアドレス
信号として与えられる。このアドレス信号はメモリ11に
設定されているメンバーシップ関数の変数を与えるもの
であり，ラベル指定信号CLによって指定されているメン
バーシップ関数において，入力するアドレス（変数）に
対応する関数値（真理値）がメモリ11から読出され，出
力される（真理値も８ビットで表わされる）。
制御部20から出力される入力指定信号CDとラベル指定
信号CLの一例が第３図に示されている。最初，入力I1が
マルチプレクサ12によって選択される。この間に７種類
のラベルが順次指定されるので，メモリ11からは真理値
がFNL（I1）,FNM（I1），…,FPM（I1）,FPL（I1）の順
序で出力されることになる。次に，信号CDによって選択
される入力がI2に切換えられる。そして入力I2が指定さ
れている間にラベルNL〜PLまで順次切換えられながらメ
ンバーシップ関数が指定される。このようにして，すべ
ての入力I1〜I8に対してすべてのラベルNL〜PLが組合わ
され，合計56個の真理値が一定のシーケンスでメモリ11
から読出されて，次段の推論部30に与えられる。
信号CLの一例が第３図に示されている。最初，入力I1が
マルチプレクサ12によって選択される。この間に７種類
のラベルが順次指定されるので，メモリ11からは真理値
がFNL（I1）,FNM（I1），…,FPM（I1）,FPL（I1）の順
序で出力されることになる。次に，信号CDによって選択
される入力がI2に切換えられる。そして入力I2が指定さ
れている間にラベルNL〜PLまで順次切換えられながらメ
ンバーシップ関数が指定される。このようにして，すべ
ての入力I1〜I8に対してすべてのラベルNL〜PLが組合わ
され，合計56個の真理値が一定のシーケンスでメモリ11
から読出されて，次段の推論部30に与えられる。
以上のようにして，真理値発生部10から推論部30に配
線されるライン数は８＋３＋３＋１＝15本で足りること
になる（１は後述するライト指定Ｗのライン）。
線されるライン数は８＋３＋３＋１＝15本で足りること
になる（１は後述するライト指定Ｗのライン）。
推論部30はインプリケーションの後件部で用いられる
メンバーシップ関数にそれぞれ対応してそのラベルの数
（同じようにNL〜PLまでの７種類）設けられている。各
推論部30は，真理値発生部10から順次入力する真理値を
設定されたルールにしたがって演算するものである。す
べての推論部30の構成は同じであるからラベルPLの推論
部についての構成を説明する。
メンバーシップ関数にそれぞれ対応してそのラベルの数
（同じようにNL〜PLまでの７種類）設けられている。各
推論部30は，真理値発生部10から順次入力する真理値を
設定されたルールにしたがって演算するものである。す
べての推論部30の構成は同じであるからラベルPLの推論
部についての構成を説明する。
推論部30には入力変数の数（この実施例では８個）の
ｍ倍（ｍは正の整数）の数ｎ（ｎ＝８×ｍ）の一致回路
41〜4nおよびレジスタ51〜5nが設けられている。推論部
30には後件部のメンバーシップ関数をPLとするすべての
ルールが設定される。たとえば というｍ個のルールが設定される。ルール１においてI1
＝PM,〜,I8＝NMまでが前件部,J＝PLが後件部である。他
のルールについても同じである。
ｍ倍（ｍは正の整数）の数ｎ（ｎ＝８×ｍ）の一致回路
41〜4nおよびレジスタ51〜5nが設けられている。推論部
30には後件部のメンバーシップ関数をPLとするすべての
ルールが設定される。たとえば というｍ個のルールが設定される。ルール１においてI1
＝PM,〜,I8＝NMまでが前件部,J＝PLが後件部である。他
のルールについても同じである。
一致回路41〜4nにはこれらのルール１〜ｍのすべての
前件部の条件がルールとして設定されている。たとえば
一致回路41にはルール１のI1＝PMが６ビットによって与
えられ，一致回路42にはI2＝PLが同じく６ビットによっ
て与えられている。さらに一致回路41〜4nには上述した
入力指定信号CD,ラベル指定信号CLおよび制御部20から
出力されるライト指定信号Ｗが入力している。ライト指
令Ｗはラベル指定信号CLのラベル切換えごとに出力され
る。また，レジスタ51〜5nにはメモリ11の８ビット出力
バスが接続されている。
前件部の条件がルールとして設定されている。たとえば
一致回路41にはルール１のI1＝PMが６ビットによって与
えられ，一致回路42にはI2＝PLが同じく６ビットによっ
て与えられている。さらに一致回路41〜4nには上述した
入力指定信号CD,ラベル指定信号CLおよび制御部20から
出力されるライト指定信号Ｗが入力している。ライト指
令Ｗはラベル指定信号CLのラベル切換えごとに出力され
る。また，レジスタ51〜5nにはメモリ11の８ビット出力
バスが接続されている。
したがって，入力指定信号CDが入力I1を，ラベル指定
信号CLがラベルPMをそれぞれ指定し，かつライト指令Ｗ
が与えられたときに，一致回路41から一致出力が発生
し，対応するレジスタ51に与えられるので，そのときメ
モリ11から入力している真理値FPM（I1）がレジスタ51
に一時記憶されることになる。同じように他のレジスタ
52〜5nにも一致回路42〜4nに設定されているルールに対
応する真理値FPL（I2）〜FNS（I8）がセットされる。
信号CLがラベルPMをそれぞれ指定し，かつライト指令Ｗ
が与えられたときに，一致回路41から一致出力が発生
し，対応するレジスタ51に与えられるので，そのときメ
モリ11から入力している真理値FPM（I1）がレジスタ51
に一時記憶されることになる。同じように他のレジスタ
52〜5nにも一致回路42〜4nに設定されているルールに対
応する真理値FPL（I2）〜FNS（I8）がセットされる。
これらのレジスタ51〜5nにセットされた真理値にはMI
N回路61でMIN演算を施こされる。MIN演算結果（８ビッ
ト）（これをTPLで表わす）はD/A変換器62でアナログ信
号に変換され，マルチプレクサ63によって７本のライン
64のうちのラベルPLに対応するラインに選択的に出力さ
れ，結論部70に与えられる。
N回路61でMIN演算を施こされる。MIN演算結果（８ビッ
ト）（これをTPLで表わす）はD/A変換器62でアナログ信
号に変換され，マルチプレクサ63によって７本のライン
64のうちのラベルPLに対応するラインに選択的に出力さ
れ，結論部70に与えられる。
結論部70は７つの推論部30から入力する演算結果TPL
〜TNLを用いて総合化と非ファジィ化を算術積演算によ
り行なうものである。
〜TNLを用いて総合化と非ファジィ化を算術積演算によ
り行なうものである。
すなわち，後件部のメンバーシップ関数をDi（ｉ＝PL
〜NL），各推論部30の推論結果をTi（ｉ＝PL〜NL）とす
ると，総合化された結論Ｄは次式で与えられる。
〜NL），各推論部30の推論結果をTi（ｉ＝PL〜NL）とす
ると，総合化された結論Ｄは次式で与えられる。
そして，後件部のメンバーシップ関数を第４図に示す
ようにシングルトンkiで表現すると，非ファジィ化され
た結論ｄは次式で与えられる。
ようにシングルトンkiで表現すると，非ファジィ化され
た結論ｄは次式で与えられる。
この発明では真理値の伝送がディジタル化されている
ので，ノイズに強いという効果もある。
ので，ノイズに強いという効果もある。
第１図はこの発明の実施例を示すブロック図，第２図は
メンバーシップ関数を示すグラフ，第３図は信号のタイ
ミングを示すもの，第４図はシングルトンのメンバーシ
ップ関数を示すものである。
メンバーシップ関数を示すグラフ，第３図は信号のタイ
ミングを示すもの，第４図はシングルトンのメンバーシ
ップ関数を示すものである。
Claims (1)
- 【請求項１】推論で使用されるすべてのメンバーシップ
関数と複数の入力とを所定の順序で指定する指定信号を
発生する制御手段， 上記複数の入力のそれぞれに対応する複数の入力ディジ
タル信号を，上記制御手段からの指定信号に応じて選択
し，アドレス信号として出力するアドレス生成回路，な
らびに 少なくとも推論に使用されるすべての種類のメンバーシ
ップ関数をあらかじめ記憶し，上記制御手段からの指定
信号によって指定されるメンバーシップ関数において，
上記アドレス生成回路から与えられるアドレス信号に基
づいて指定される関数値を真理値として出力するメモリ
を備え， 推論で使用されるすべてのメンバーシップ関数の複数の
入力のそれぞれに対する真理値が上記所定の順序で出力
される， ファジィ推論装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093114A JP2767604B2 (ja) | 1989-04-14 | 1989-04-14 | ファジィ推論装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093114A JP2767604B2 (ja) | 1989-04-14 | 1989-04-14 | ファジィ推論装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02272636A JPH02272636A (ja) | 1990-11-07 |
| JP2767604B2 true JP2767604B2 (ja) | 1998-06-18 |
Family
ID=14073494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093114A Expired - Lifetime JP2767604B2 (ja) | 1989-04-14 | 1989-04-14 | ファジィ推論装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767604B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540633A (ja) * | 1991-08-05 | 1993-02-19 | Kyosan Electric Mfg Co Ltd | フアジイ論理回路 |
-
1989
- 1989-04-14 JP JP1093114A patent/JP2767604B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02272636A (ja) | 1990-11-07 |
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