JPH0567060A - ニユーロデバイス - Google Patents
ニユーロデバイスInfo
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- JPH0567060A JPH0567060A JP3217955A JP21795591A JPH0567060A JP H0567060 A JPH0567060 A JP H0567060A JP 3217955 A JP3217955 A JP 3217955A JP 21795591 A JP21795591 A JP 21795591A JP H0567060 A JPH0567060 A JP H0567060A
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- Japan
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- data
- port
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Artificial Intelligence (AREA)
- General Health & Medical Sciences (AREA)
- Molecular Biology (AREA)
- Computing Systems (AREA)
- Computational Linguistics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Neurology (AREA)
- Image Analysis (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
〔目的〕 ネットワーク構成を自由に設定し得るＩＣま
たはＩＣモジュールを提供することを目的とする。 〔構成〕 複数の入力データに対する重み付き合計値を
求め、この合計値の大小を評価し、評価結果を出力デー
タとして出力する演算部を有し、前記入力データを入力
する入力ポートと、前記出力データを出力する出力ポー
トとを備えているニューロデバイスにおいて、前記入力
データの少なくとも一部を出力しうる入力データ出力ポ
ートと、前記入力データの少なくとも一部を入力できか
つ前記入力ポートとは独立の入力データ入力ポートと、
前記合計値にさらに加えるべきデータを入力しうる合計
値入力ポートと、前記合計値を出力し得る合計値出力ポ
ートとをさらに備えていることを特徴とする。
たはＩＣモジュールを提供することを目的とする。 〔構成〕 複数の入力データに対する重み付き合計値を
求め、この合計値の大小を評価し、評価結果を出力デー
タとして出力する演算部を有し、前記入力データを入力
する入力ポートと、前記出力データを出力する出力ポー
トとを備えているニューロデバイスにおいて、前記入力
データの少なくとも一部を出力しうる入力データ出力ポ
ートと、前記入力データの少なくとも一部を入力できか
つ前記入力ポートとは独立の入力データ入力ポートと、
前記合計値にさらに加えるべきデータを入力しうる合計
値入力ポートと、前記合計値を出力し得る合計値出力ポ
ートとをさらに備えていることを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は、複数の入力データに
対する重み付き合計値を求め、この合計値の大小を評価
し、評価結果を出力データとして出力する演算部を有
し、前記入力データを入力する入力ポートと、前記出力
データを出力する出力ポートとを備えているニューロデ
バイスに関する。
対する重み付き合計値を求め、この合計値の大小を評価
し、評価結果を出力データとして出力する演算部を有
し、前記入力データを入力する入力ポートと、前記出力
データを出力する出力ポートとを備えているニューロデ
バイスに関する。
【０００２】
【従来技術】ニューラルネットワークの考え方を基礎と
した情報処理システムは、実用レベルでの最適設計を実
現しうる段階には至っておらず、比較的小規模のシステ
ムにおいて、ニューロン数、レイヤ数等を経験的に設定
しておき、バックプロパゲーションによる重み決定を行
っている現状である。ここにニューロン数、レイヤ数等
のネットワーク構成に関するシミュレーションをハード
ウエア上で実行するには、多大の研究投資が必要であ
り、一方ソフトウエアによるシミュレーションは実行結
果が得られるまでに長時間を要する。
した情報処理システムは、実用レベルでの最適設計を実
現しうる段階には至っておらず、比較的小規模のシステ
ムにおいて、ニューロン数、レイヤ数等を経験的に設定
しておき、バックプロパゲーションによる重み決定を行
っている現状である。ここにニューロン数、レイヤ数等
のネットワーク構成に関するシミュレーションをハード
ウエア上で実行するには、多大の研究投資が必要であ
り、一方ソフトウエアによるシミュレーションは実行結
果が得られるまでに長時間を要する。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、ネットワ
ーク構成を自由に設定し得るＩＣまたはＩＣモジュール
を提供することを目的とする。
従来の問題点を解消すべく創案されたもので、ネットワ
ーク構成を自由に設定し得るＩＣまたはＩＣモジュール
を提供することを目的とする。
【０００４】
【課題を解決する手段】この発明に係るニューロデバイ
スは、入力データの少なくとも一部を出力しうる入力デ
ータ出力ポートと、入力データの少なくとも一部を入力
できかつ入力ポートとは独立の入力データ入力ポート
と、入力データの重み付き合計値にさらに加えるべきデ
ータを入力しうる合計値入力ポートと、前記合計値を出
力し得る合計値出力ポートとを備え、入力データの統
合、分離、共用、および合計値の統合と共用を実現した
ものである。
スは、入力データの少なくとも一部を出力しうる入力デ
ータ出力ポートと、入力データの少なくとも一部を入力
できかつ入力ポートとは独立の入力データ入力ポート
と、入力データの重み付き合計値にさらに加えるべきデ
ータを入力しうる合計値入力ポートと、前記合計値を出
力し得る合計値出力ポートとを備え、入力データの統
合、分離、共用、および合計値の統合と共用を実現した
ものである。
【０００５】
【作用】この発明に係るニューロデバイスによれば、自
由なネットワーク構成をハードウエアで容易に実現し得
る。
由なネットワーク構成をハードウエアで容易に実現し得
る。
【０００６】
【実施例】次にこの発明に係るニューロデバイスの１実
施例を図面に基づいて説明する。図１はニューロデバイ
スのブロック図であり、入力データを入力する入力ポー
トＩＰ、出力データを出力する出力ポートＯＰおよび入
力データの重み付き合計値を算出し、その大小の評価結
果を求める演算部Ｃを備えている。
施例を図面に基づいて説明する。図１はニューロデバイ
スのブロック図であり、入力データを入力する入力ポー
トＩＰ、出力データを出力する出力ポートＯＰおよび入
力データの重み付き合計値を算出し、その大小の評価結
果を求める演算部Ｃを備えている。
【０００７】入力ポートＩＰはシリアル／パラレル変換
部ＳＰ１を有し、シリアル入力をパラレルデータに変換
して保持し得る。ＳＰ１の出力は演算部Ｃに入力され、
また重みレジスタＷＲＥＧに接続されている。入力ポー
トＩＰは入力データの入力だけでなく、重みデータの入
力にも使用され、重みデータをＳＰ１に保持した状態で
ＷＲＥＧを書き込みモードにすることにより、ＳＰ１の
データをＷＲＥＧに転送し得る。 ＷＲＥＧに重みデー
タが保持され、かつＳＰ１に入力データが保持された状
態で、両データを演算部Ｃに入力することにより、入力
データの重み付き合計値が算出され、その大小が評価さ
れる。演算部Ｃは乗算部ＭＵＬＴおよび積算部Σよりな
り、乗算部ＭＵＬＴは入力データと対応する重みデータ
との掛け算を行い、その結果を逐次積算部Σに出力す
る。積算部Σは乗算結果を逐次積算し、合計値を求め
る。重みデータは符号付きデータとされ、積算部での積
算結果が正になったときにいわゆる発火とみなす。これ
はいわゆるしきい値を「０」とした処理であり、減算回
路を省略して回路の単純化を図っている。
部ＳＰ１を有し、シリアル入力をパラレルデータに変換
して保持し得る。ＳＰ１の出力は演算部Ｃに入力され、
また重みレジスタＷＲＥＧに接続されている。入力ポー
トＩＰは入力データの入力だけでなく、重みデータの入
力にも使用され、重みデータをＳＰ１に保持した状態で
ＷＲＥＧを書き込みモードにすることにより、ＳＰ１の
データをＷＲＥＧに転送し得る。 ＷＲＥＧに重みデー
タが保持され、かつＳＰ１に入力データが保持された状
態で、両データを演算部Ｃに入力することにより、入力
データの重み付き合計値が算出され、その大小が評価さ
れる。演算部Ｃは乗算部ＭＵＬＴおよび積算部Σよりな
り、乗算部ＭＵＬＴは入力データと対応する重みデータ
との掛け算を行い、その結果を逐次積算部Σに出力す
る。積算部Σは乗算結果を逐次積算し、合計値を求め
る。重みデータは符号付きデータとされ、積算部での積
算結果が正になったときにいわゆる発火とみなす。これ
はいわゆるしきい値を「０」とした処理であり、減算回
路を省略して回路の単純化を図っている。
【０００８】演算部Ｃの出力は、出力ポートにおけるパ
ラレル／シリアル変換部ＰＳに一旦保持され、その後シ
リアルデータとして外部に出力される。このように、入
出力データをシリアルデータとしたことにより、データ
サイズを内部の設定に応じて変更でき、ネットワーク構
成の自由度を確保し得る。
ラレル／シリアル変換部ＰＳに一旦保持され、その後シ
リアルデータとして外部に出力される。このように、入
出力データをシリアルデータとしたことにより、データ
サイズを内部の設定に応じて変更でき、ネットワーク構
成の自由度を確保し得る。
【０００９】ニューロデバイスは入出力ポートＩＰ、Ｏ
Ｐの他に４個のシリアル通信ポートＣＯＭ１〜ＣＯＭ４
を有し、ＣＯＭ１はＳＰ１へのデータ入力、ＣＯＭ２は
ＳＰ２からのデータ出力に使用される。またＣＯＭ１の
入力はＳＰ１の出力側にも分岐しており、ここでマルチ
プレクサＭＵＸにより、ＣＯＭ１入力とＳＰ１出力が択
一的に選択される。すなわち、入力データに関しては、
ＩＰおよびＣＯＭ１からのデータをＳＰ１で統合でき、
またＩＰからのデータの全部または一部を外部に出力し
得る。さらに、ＣＯＭ１のデータをスルーでＣＯＭ２か
ら出力することも可能である。これによって、ＩＰおよ
びＣＯＭ１からの入力データを統合してニューロデバイ
スの入力データとすることができ、またこれら入力デー
タの分離、共用が可能である。 このデータ統合、分
離、共用により、複数のニューロデバイスの結合による
種々のネットワーク構成を実現し得る。なお詳細につい
ては後述する。
Ｐの他に４個のシリアル通信ポートＣＯＭ１〜ＣＯＭ４
を有し、ＣＯＭ１はＳＰ１へのデータ入力、ＣＯＭ２は
ＳＰ２からのデータ出力に使用される。またＣＯＭ１の
入力はＳＰ１の出力側にも分岐しており、ここでマルチ
プレクサＭＵＸにより、ＣＯＭ１入力とＳＰ１出力が択
一的に選択される。すなわち、入力データに関しては、
ＩＰおよびＣＯＭ１からのデータをＳＰ１で統合でき、
またＩＰからのデータの全部または一部を外部に出力し
得る。さらに、ＣＯＭ１のデータをスルーでＣＯＭ２か
ら出力することも可能である。これによって、ＩＰおよ
びＣＯＭ１からの入力データを統合してニューロデバイ
スの入力データとすることができ、またこれら入力デー
タの分離、共用が可能である。 このデータ統合、分
離、共用により、複数のニューロデバイスの結合による
種々のネットワーク構成を実現し得る。なお詳細につい
ては後述する。
【００１０】通信ポートＣＯＭ３は、シリアル／パラレ
ル変換部ＳＰ２においてシリアルデータをパラレルデー
タに変換した後、そのパラレルデータを演算部Ｃにおけ
る積算部Σに入力する。これによって、演算部Ｃは２系
統のデータを統合しうる。一方通信ポートＣＯＭ４は前
記ＰＳのデータ、すなわち演算部Ｃの出力を外部に転送
し、これによって演算部Ｃのデータの共用が可能となっ
ている。このデータ統合、共用も、前記同様ネットワー
ク構成の自由度拡大に有効である。
ル変換部ＳＰ２においてシリアルデータをパラレルデー
タに変換した後、そのパラレルデータを演算部Ｃにおけ
る積算部Σに入力する。これによって、演算部Ｃは２系
統のデータを統合しうる。一方通信ポートＣＯＭ４は前
記ＰＳのデータ、すなわち演算部Ｃの出力を外部に転送
し、これによって演算部Ｃのデータの共用が可能となっ
ている。このデータ統合、共用も、前記同様ネットワー
ク構成の自由度拡大に有効である。
【００１１】以下にニューロデバイスによって構成され
るネットワーク構成の例を列挙する。 図３は同一個数
のニューロンＮＥのレイヤＮＬを複数直列に設けた構成
を示し、このネットワーク構成を実現するためには、複
数のニューロデバイスを図２のように接続する。すなわ
ち各ニューラルレイヤにニューロンと同数のニューロデ
バイスを配置し、各ニューロデバイスのＣＯＭ２の出力
を他のニューロデバイスのＣＯＭ１に入力する。これに
よって各々のニューロデバイスにおいて全入力データが
統合されつつ出力される。
るネットワーク構成の例を列挙する。 図３は同一個数
のニューロンＮＥのレイヤＮＬを複数直列に設けた構成
を示し、このネットワーク構成を実現するためには、複
数のニューロデバイスを図２のように接続する。すなわ
ち各ニューラルレイヤにニューロンと同数のニューロデ
バイスを配置し、各ニューロデバイスのＣＯＭ２の出力
を他のニューロデバイスのＣＯＭ１に入力する。これに
よって各々のニューロデバイスにおいて全入力データが
統合されつつ出力される。
【００１２】図５は第１のレイヤにおける複数のニュー
ロンの出力を第２レイヤの１個のニューロンに統合する
ネットワークを示し、図４に対応するニューロデバイス
の接続を示す。第１レイヤでは各ニューロンにおいて全
入力データが統合され、これを実現するために各のニュ
ーロデバイスのＣＯＭ２を他のニューロデバイスのＣＯ
Ｍ１に入力している。また第２レイヤでは第１レイヤの
出力を統合するために、ニューロデバイスのＣＯＭ４を
順次ＣＯＭ３に転送し、最終のニューロデバイス（最上
位）で統合している。
ロンの出力を第２レイヤの１個のニューロンに統合する
ネットワークを示し、図４に対応するニューロデバイス
の接続を示す。第１レイヤでは各ニューロンにおいて全
入力データが統合され、これを実現するために各のニュ
ーロデバイスのＣＯＭ２を他のニューロデバイスのＣＯ
Ｍ１に入力している。また第２レイヤでは第１レイヤの
出力を統合するために、ニューロデバイスのＣＯＭ４を
順次ＣＯＭ３に転送し、最終のニューロデバイス（最上
位）で統合している。
【００１３】図７は入力データ数を順次拡大していくタ
イプのネットワークであり、図６がこのネットワークに
対応したニューロデバイスの接続である。各レイヤのに
おいては全入力データを各ニューロンで統合する必要が
あるため、各ニューロデバイスのＣＯＭ２を他のニュー
ロデバイスのＣＯＭ１に入力している。そして各レイヤ
のニューロデバイスのＯＰを後段レイヤの対応ニューロ
ンに入力している。以上のように、ニューロデバイスの
接続態様を変更すれば種々のネットワーク構成を実現し
得る。そして各ニューロデバイスはＩＣあるいはＩＣモ
ジュールで構成されるため、その処理速度は高速であ
り、有効なシミュレーションを数多く試みることができ
る。さらにニューロデバイス相互の接続は極めて単純で
あるので、配線が容易である。
イプのネットワークであり、図６がこのネットワークに
対応したニューロデバイスの接続である。各レイヤのに
おいては全入力データを各ニューロンで統合する必要が
あるため、各ニューロデバイスのＣＯＭ２を他のニュー
ロデバイスのＣＯＭ１に入力している。そして各レイヤ
のニューロデバイスのＯＰを後段レイヤの対応ニューロ
ンに入力している。以上のように、ニューロデバイスの
接続態様を変更すれば種々のネットワーク構成を実現し
得る。そして各ニューロデバイスはＩＣあるいはＩＣモ
ジュールで構成されるため、その処理速度は高速であ
り、有効なシミュレーションを数多く試みることができ
る。さらにニューロデバイス相互の接続は極めて単純で
あるので、配線が容易である。
【００１４】
【発明の効果】前述のとおり、この発明に係るニューロ
デバイスは、入力データの少なくとも一部を出力しうる
入力データ出力ポートと、入力データの少なくとも一部
を入力できかつ入力ポートとは独立の入力データ入力ポ
ートと、入力データの重み付き合計値にさらに加えるべ
きデータを入力しうる合計値入力ポートと、前記合計値
を出力し得る合計値出力ポートとを備え、入力データの
統合、分離、共用、および合計値の統合と共用を実現し
たので、自由なネットワーク構成をハードウエアで容易
に実現し得るという優れた効果を有する。
デバイスは、入力データの少なくとも一部を出力しうる
入力データ出力ポートと、入力データの少なくとも一部
を入力できかつ入力ポートとは独立の入力データ入力ポ
ートと、入力データの重み付き合計値にさらに加えるべ
きデータを入力しうる合計値入力ポートと、前記合計値
を出力し得る合計値出力ポートとを備え、入力データの
統合、分離、共用、および合計値の統合と共用を実現し
たので、自由なネットワーク構成をハードウエアで容易
に実現し得るという優れた効果を有する。
【図１】この発明に係るニューロデバイスの１実施例を
示すブロック図である。
示すブロック図である。
【図２】同実施例の接続例を示すブロック図である。
【図３】図２の接続に対応するニューラルネットワーク
を示す概念図である。
を示す概念図である。
【図４】同実施例の他の接続例を示すブロック図であ
る。
る。
【図５】図４の接続に対応するニューラルネットワーク
を示す概念図である。
を示す概念図である。
【図６】同実施例のさらに他の接続例を示すブロック図
である。
である。
【図７】図６の接続に対応するニューラルネットワーク
を示す概念図である。
を示す概念図である。
Ｃ 演算部 ＩＰ 入力ポート ＯＰ 出力ポート ＳＰ シリアル／パラレル変換部 ＣＯＭ１ 通信ポート（入力データ入力ポート） ＣＯＭ２ 通信ポート（入力データ出力ポート） ＣＯＭ３ 通信ポート（合計値入力ポート） ＣＯＭ４ 通信ポート（合計値出力ポート）
Claims (2)
- 【請求項１】 複数の入力データに対する重み付き合計
値を求め、この合計値の大小を評価し、評価結果を出力
データとして出力する演算部を有し、前記入力データを
入力する入力ポートと、前記出力データを出力する出力
ポートとを備えているニューロデバイスにおいて、前記
入力データの少なくとも一部を出力しうる入力データ出
力ポートと、前記入力データの少なくとも一部を入力で
きかつ前記入力ポートとは独立の入力データ入力ポート
と、前記合計値にさらに加えるべきデータを入力しうる
合計値入力ポートと、前記合計値を出力し得る合計値出
力ポートとをさらに備えていることを特徴とするニュー
ロデバイス。 - 【請求項２】 入力ポートはシリアルポートとされ、入
力ポートから入力された入力データと、入力データ入力
ポートから入力された入力データとを統合するシリアル
／パラレル変換部がさらに設けられていることを特徴と
する請求項１記載のニューロデバイス。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217955A JPH0567060A (ja) | 1991-08-02 | 1991-08-02 | ニユーロデバイス |
| EP92112237A EP0525543B1 (en) | 1991-08-02 | 1992-07-17 | Neural processor device |
| DE69228150T DE69228150T2 (de) | 1991-08-02 | 1992-07-17 | Neuronal Prozessorgerät |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3217955A JPH0567060A (ja) | 1991-08-02 | 1991-08-02 | ニユーロデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567060A true JPH0567060A (ja) | 1993-03-19 |
Family
ID=16712340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3217955A Pending JPH0567060A (ja) | 1991-08-02 | 1991-08-02 | ニユーロデバイス |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0525543B1 (ja) |
| JP (1) | JPH0567060A (ja) |
| DE (1) | DE69228150T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018116419A (ja) * | 2017-01-17 | 2018-07-26 | 株式会社デンソー | データ処理装置及びニューラルネットワークシステム |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2553098C2 (ru) * | 2013-08-23 | 2015-06-10 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Нейровычислитель |
| EP3035249B1 (en) | 2014-12-19 | 2019-11-27 | Intel Corporation | Method and apparatus for distributed and cooperative computation in artificial neural networks |
| US11544545B2 (en) | 2017-04-04 | 2023-01-03 | Hailo Technologies Ltd. | Structured activation based sparsity in an artificial neural network |
| US11551028B2 (en) | 2017-04-04 | 2023-01-10 | Hailo Technologies Ltd. | Structured weight based sparsity in an artificial neural network |
| US10387298B2 (en) | 2017-04-04 | 2019-08-20 | Hailo Technologies Ltd | Artificial neural network incorporating emphasis and focus techniques |
| US11615297B2 (en) | 2017-04-04 | 2023-03-28 | Hailo Technologies Ltd. | Structured weight based sparsity in an artificial neural network compiler |
| US11238334B2 (en) | 2017-04-04 | 2022-02-01 | Hailo Technologies Ltd. | System and method of input alignment for efficient vector operations in an artificial neural network |
| US11811421B2 (en) | 2020-09-29 | 2023-11-07 | Hailo Technologies Ltd. | Weights safety mechanism in an artificial neural network processor |
| US11263077B1 (en) | 2020-09-29 | 2022-03-01 | Hailo Technologies Ltd. | Neural network intermediate results safety mechanism in an artificial neural network processor |
| US11221929B1 (en) | 2020-09-29 | 2022-01-11 | Hailo Technologies Ltd. | Data stream fault detection mechanism in an artificial neural network processor |
| US11237894B1 (en) | 2020-09-29 | 2022-02-01 | Hailo Technologies Ltd. | Layer control unit instruction addressing safety mechanism in an artificial neural network processor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4858177A (en) * | 1987-03-27 | 1989-08-15 | Smith Harry F | Minimal connectivity parallel data processing system |
-
1991
- 1991-08-02 JP JP3217955A patent/JPH0567060A/ja active Pending
-
1992
- 1992-07-17 EP EP92112237A patent/EP0525543B1/en not_active Expired - Lifetime
- 1992-07-17 DE DE69228150T patent/DE69228150T2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018116419A (ja) * | 2017-01-17 | 2018-07-26 | 株式会社デンソー | データ処理装置及びニューラルネットワークシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69228150T2 (de) | 1999-05-20 |
| EP0525543B1 (en) | 1999-01-13 |
| EP0525543A2 (en) | 1993-02-03 |
| DE69228150D1 (de) | 1999-02-25 |
| EP0525543A3 (en) | 1994-07-13 |
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